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[参考译文] TMS320C6678:EMIF 加速

Guru**** 2540720 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/570567/tms320c6678-emif-speed-up

器件型号:TMS320C6678

你(们)好

我的工具:

CCS:V7

DSP:C6678

操作系统:Win7

GEL 文件:evmc6678l.gel

电路板:定制电路板和 EVM 电路板

我想通过定制电路板上的 EMIF (CE2)从 FPGA 读取数据或将数据写入 FPGA、但写入速度(尤其是读取速度太慢)(每秒1.6兆样本)。

因此、我将 A3CR 的读取时序特性(R_Setup、R_STROBE、R_HOLD)设置为1、并将 EW 字段设置为0、如下所示

首先、我将寄存器定义如下:

我将 A3CR 寄存器设置如下:

问题1:

我的定义和代码是否正确? 如果答案不能指导我、?

第二个问题:

对于测试、我想测量 EVM 板上的 SYSCLKOUT 信号、但我的 OSCOPE 显示了错误的信号、我 的 OSCOPE 可以测量最大300MHz。

问题2:

 SYSCLKOUT 是否大于300MHz? (1GHz)问题是什么?

此致

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    请,请回答我!!!!

    下面是我的 ILA 快照:

    我在 ILA 中的频率为100MHz、60个采样后、EMIF 地址发生了变化!!

    我的错误是什么?

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    为什么没有人回答我?!!
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    您好!

    我很抱歉耽误你的答复。

    此信息已转发给设计团队。 他们的反馈将在此处发布。

    此致、
    Yordan
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    尊敬的 Dariush:
    我觉得您正在配置 CS2、写入三个时钟周期、读取六个时钟周期。 EMIF 时钟周期基于系统时钟除以6。 如果您将系统 PLL 配置为1GHz 运行、则 EMIF 应以166.67MHz 运行。 这将为您提供大约18nsec 的写入周期和大约36nsec 的读取周期。 请注意、EMIF 接口不是为高速流式传输数据而设计的。 许多 E2E 帖子描述了可能的吞吐量和支持该吞吐量的最佳配置、但由于 EMIF 和 TeraNet 之间的内部传输延迟、访问之间存在很大的延迟。

    虽然 SYSCLKOUT 信号是系统 PLL 输出除以6、但它不能被用作 EMIF 输出的同步时钟。 SYSCLKOUT 的边沿与来自 EMIF 接口的数据和地址信号之间没有任何保证的建立和保持时间。 EMIF 是一个仅异步接口。

    如果您已启用 SYSCLKOUT 信号并将系统 PLL 配置为1GHz、则应该会在 SYSCLKOUT 引脚上看到一个166.67MHz 的时钟输出。 如果您看到不同的频率、则系统 PLL 配置不正确。
    此致、
    Bill