[参考译文] TMS320C6657：L1P 错误检测过程

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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/601003/tms320c6657-process-of-l1p-error-detection

器件型号：TMS320C6657

您好！

我对 C6657有疑问。

问题1.
C6657 L1P 缓存支持错误检测、但不支持错误校正。
因此、我的客户想知道 L1P 的软错误率。
是否有任何有关 L1P 软错误率的数据？

问题2.
如果发生 L1P 软错误、是否可以检测发生错误的地址
是否可以从实际地址读取？

问题3.
何时发生错误中断？
它是在读取发生错误的地址后进行的吗？
或者、错误中断是否会在执行下一条指令后发生？

问题4.
如果发生 L1P 软错误、缓存是否会自动失效、然后从实际地址重新读取
发生错误的指令将再次执行？

此致、
G.F.

8 年多前

0 admin 8 年多前

TI__Guru**** 2546020 points

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您好！

我已通知工厂团队。他们的反馈将在此处发布。

此致、
Yordan

0 admin 8 年多前

TI__Guru**** 2546020 points

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您好！

这是 TI 的软错误率页面：www.ti.com/.../soft_error_rate_faqs.page 我没有 C6657的详细数字。它还取决于环境是否具有高放射性。

有关信息、请查看 C66x corepac 用户指南：11.2.1 L1P 错误检测控制寄存器(适用于 L1PEDSTAT/CMD/ADDR 寄存器)。它记录在 L1PEDADDR 中。

11.2.3 L1P 错误异常/中断
L1P 提供一个错误检测异常输出“L1P_ED”事件。这种情况例外
用于指示在 DMA/IDMA 期间检测到 DMA 奇偶校验错误(DMAERR)
对 L1P 存储器的读取访问。此事件将发送到中的中断控制器块
CorePac、可将其作为中断或异常输入路由到 DSP、如所示
适当的情况。

反过来、DSP 通过清除 L1P 缓存的内容来使程序代码无效。这由 ISR 代码完成。

此致、Eric

0 admin 8 年多前

TI__Guru**** 2546020 points

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尊敬的 Eric：

感谢你的答复，我对拖延表示非常抱歉。

我想问一下 SER。我阅读了您随附的 TI 页面。
我了解到、通常不会对其进行测试、也不会从 TI 提供 SER 数据。
但是、如果客户签订了 NDA、TI 似乎会提供 SER 估算器计算器、对吗？
如何获取此 SER 估算器计算器、我应该联系当地 TI FAE 吗？

我想得到我之前提出的以下问题的答案。
我阅读了 Corepac 用户指南、但我可以找到将发生错误中断的时序。
>Q3。
>错误中断何时发生？
>是否只是在读取错误发生的地址之后？
>或者，执行下一条指令后是否会发生错误中断？

此致、
G.F.

0 admin 8 年多前

TI__Guru**** 2546020 points

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您好！

有关 SER 估算器、请联系当地 FAE。对于发生中断的时序、它发生在读取地址之后。

此致、Eric

0 admin 8 年多前

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尊敬的 Eric：

感谢你的答复。
我明白了。

此致、
G.F.

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