[参考译文] TMS320C6748：upp 接收器 IO 阻抗

[引用 user="Yordan Kovachev"]1. 您在 UPP 总线上连接了什么？ 如果您共享芯片、我可能会在其数据表中找到一些有用的信息。 [/报价]

它是 FPGA、我没有器件型号、如果您认为它很重要、我将尝试获取器件型号。

[引用 user="Yordan Kovachev"]2. 如何连接串联电阻器？ 靠近主机？ 或靠近器件？ [/报价]

在源端、因此它在 FPGA 端、因为 DSP uPP 处于接收模式。

[引用 user="Yordan Kovachev"]3. 定制电路板中 uPP 的 PCB 线路阻抗是多少？ [/报价]

客户告知我电阻为50欧姆、不确定 PCB 制造错误。

粘贴一些测试数据供您参考。

第一。 对于从 FPGA 0x5555和0xAAAA 交替发送的20欧姆电阻、 每8个数据(16位 uPP)都是正确的。 其他插槽数据中存在一些位错误。

2。 将电阻器从20欧姆更改为50欧姆、奇数通道数据正确(红色帧)、即使通道也有一些位错误(蓝色帧)。 (以下快照中的数据为十进制数据、从 FPGA 发送：800、700、600、500、400、 300、200 100 (按顺序)

我认为这个问题与阻抗有关。 我不确定它是与串扰相关、还是存在周期干扰影响 uPP 数据信号、可能是串行电阻器值增加消耗了干扰能量、从而导致误差模式变化。

Yordan、

谢谢。 更多背景信息：UPP 接收在 DDR 模式下以25MHz uPP_CLK 工作。

第一。 本产品已发运~15K 产品，到目前为止发现~5pcs 电路板因该问题退回，这些电路板在现场工作了1年以上，然后才报告此类问题。  

2。 调试这些返回 的板：

2.1我们将 uPP_CLK 从25MHz 降低到12.5MHz、错误消失。

2.2更改 uPP 时序以对齐 uPP_CLK 和 uPP_DATA、错误消失。 根据规格、uPP_CLK 应比其他信号提前一段时间。 因此、错误的时序有效、但正确的时序会导致错误。 从 FPGA 发送的原始时序如以下快照所示、设置和保持时间满足 uPP 时序要求。  (您可以忽略波形 SI 质量、因为探头接地不良)

2.3所有电路板都运行相同的软件。

2.4。 客户表示自己调整了不同值的 FPGA 负载能力、错误仍然存在。 (如果错误率/模式随 FPGA IO 负载变化而变化、它们不会捕捉错误率/模式变化)。

2.5将 DSP 替换为新的 DSP、错误消失、但  由于维修线路将故障 DSP 焊接到另一个电路板上、因此未将其焊接到另一个电路板上。

第2.6号。 将 uPP_DATA 行序列实验和结果更改为上一帖子。

感谢您的分析。

Yordan、

存储的测试数据文件高达几兆字节、因此我们认为它经过了广泛的测试。

[引用 user="Yordan Kovachev"]您是否可以将这些作为可能的变通办法？

否、低 uPP_CLK 无法满足要求。 对齐的 uPP_CLK 和 uPP_Data 不符合 uPP 规格时序、否则 TI 保证对齐的时序符合 规格并修改数据表。

这就是客户请求 TI 帮助找出根本原因的原因。

[引用 user="Yordan Kovachev"]但是否可以使用相同的时序进行实验、但可以通过 uPP 连接两个 DSP、如果您未遇到错误、则应考虑从 FPGA 端调整时序。 [/报价]

这是无法实现的、首先、这不是一个常见问题、仅在15K 单元中有几个单元。 其次、它位于客户板上。

波形在上一波中发布。

下面是时序数据、它在规格范围内、具有较大的裕度。