[参考译文] CCS/AM3352：DDR3时序问题

已通知解除武装、复员和重返社会专家。 他们将在这里作出回应。

Andy

第一、您能否分享您的报告？ 如果您无法在论坛中分享、请联系当地 FAE、以便我们可以在工厂获取
#2 Tis 是在存储器输入引脚上测量的-您的设置是在同一时间测量时钟和地址线吗？
3您是否遵循了数据表中记录的所有布局指南、包括拓扑、长度/偏移限制等？

此致、Siva

您好、Siva、

感谢你的答复。

好的、我将与大家分享后一个。
2.在存储器输入引脚上测量 TI, TIH。 时钟和地址信号都在存储器端探测。 探针通过 DDR 芯片下方 BGA 焊球(小于10mil)的右侧放置在 PCB 上。
3、是的、我跟着它。 在我的项目中、只使用了一个 DDR、因此它直接连接到 CPU。 CLK/ ADD/ DQS 以1.2英寸的距离布线、CLK/ ADD 偏斜限制在+-100mil。

e2e.ti.com/.../7455.ddr_5F00_tih_5F00_fail.pdf

这是报告的一部分。

感谢您分享报告。 我将仔细检查并发送我的反馈。

此致、Siva

Andy

感谢您提供报告。

在您提供的配置中、您有：

#define CMD_PHY_CTRL_SLAVE_RA比0x80
#define CMD_PHY_INOP_CLKOUT 0x1

#define DATA_PHY_RD_DQS_SLAVE_RA比0x38
#define DATA_PHY_FIFO_WE_SLAVE_RA比0xFA
#define DATA_PHY_WR_DQS_SLAVE_RA比0x8B
#define DATA_PHY_WR_DATA_SLAVE_RA比0xC5

您需要更改

发件人：
#define CMD_PHY_CTRL_SLAVE_RA比0x80
至：
#define CMD_PHY_CTRL_SLAVE_RA比0x100

请通过此更改验证计时、并让我知道您找到的内容

此致、Siva

您好、Siva、
在我在这里发布问题之前、我已经尝试过几个 CMD_PHY_CTRL_SLAVE_RA比 值、0x100、0x60、0x40、0x0。
但它们中没有任何一个会改变保持时间。 波形几乎相同。

Andy、

您可以共享您更改的所有寄存器吗？ 将 INVER_CLK 设置和 PHY_CTRL 一起设置、这一点很关键、如下所示：

#define CMD_PHY_CTRL_SLAVE_RA比0x100
#define CMD_PHY_INOP_CLKOUT 0x1

您可以在软件中验证这一点吗？ 如果行为仍然相同、我不确定您是否有硬件/板问题。

此致、Siva

您好、Siva、

感谢你的答复。 以下是我的设置：

#define CMD_PHY_CTRL_SLAVE_RA比0x80 //尝试过0x100、0x60、0x40、0x0。
#define CMD_PHY_INOP_CLKOUT 0x1

#define DATA_PHY_RD_DQS_SLAVE_RA比0x38
#define DATA_PHY_FIFO_WE_SLAVE_RA比0xFA
#define DATA_PHY_WR_DQS_SLAVE_RA比0x8B
#define DATA_PHY_WR_DATA_SLAVE_RA比0xC5

#define DDR_IOCTRL_Value (0x18B)

#define ALLOPP_DDR3_READ_LAUNTON 0x207 //打开 ODT
#define ALLOPP_DDR3_SDRAM_TIMIG1 0x0AAAE51B
#define ALLOPP_DDR3_SDRAM_TIMING2 0x2C5EFFBA
#define ALLOPP_DDR3_SDRAM_TIMING3 0x501F82BF
#define ALLOPP_DDR3_SDRAM_CONFIG 0x61C04A32
#define ALLOPP_DDR3_ZQ_CONFIG 0x50074BE4

#define ALLOPP_DDR3_REF_CTRL 0x00000C30 //400 * 7.8us

我还尝试将时钟反相、或将 CL 从6更改为5 (稍微不稳定)。

#define CMD_PHY_CTRL_SLAVE_RA比 0x80
#define CMD_PHY_INOP_CLKOUT 0x0

#define DATA_PHY_RD_DQS_SLAVE_RA比0x3B
#define DATA_PHY_FIFO_WE_SLAVE_RA比0x9d
#define DATA_PHY_WR_DQS_SLAVE_RA比0x36
#define DATA_PHY_WR_DATA_SLAVE_RA比0x74

Andy、

您是否仍然注意到这些设置的时序违规？ 如果是、我认为您需要检查您的布局是否满足数据表中的所有偏差要求、并/或查看测试设置。

我无法评论其他什么特定问题可能导致这里的时序违规。

此致、Siva

Andy

你还有其他问题吗？ 我没有收到您关于此问题的任何进一步信息。 请更新最新状态以及问题是否仍然存在。

此致、Siva