[参考译文] CCS/TMS320C6670：如何执行两个 X2 SRIO？

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/659623/ccs-tms320c6670-how-to-do-two-x2-srio

器件型号：TMS320C6670

工具/软件：Code Composer Studio

大家好，我有一个定制板，使用6670.6670连接到两个 FPGA，6670 SRIO 通道0，lan1连接到 FPGA1，通道2，通道3连接到 FPGA 2。

SRIO ref_clk 为250MHz、串行速率为3.125Gbps。 I Wang 设置两个 X2模式。我使用 SRIO_LoopbackDioIsrexampleproject 演示。

//将 MPY 设置为6.25x
CSL_BootCfgSetSRIOSERDESConfigPLL (0x233)；

//3.125G
/*配置 SRIO SERDES 接收配置。 *
CSL_BootCfgSetSRIOSERDESRxConfig (0、0x00440495)；
CSL_BootCfgSetSRIOSERDESRxConfig (1、0x00440495)；
CSL_BootCfgSetSRIOSERDESRxConfig (2、0x00440495)；
CSL_BootCfgSetSRIOSERDESRxConfig (3、0x00440495)；

/*配置 SRIO SERDES 发送配置。 *
CSL_BootCfgSetSRIOSERDESTxConfig (0、0x00180795)；
CSL_BootCfgSetSRIOSERDESxConfig (1、0x00080795)；
CSL_BootCfgSetSRIOSERDESTxConfig (2、0x00180795)；
CSL_BootCfgSetSRIOSERDESxConfig (3、0x00080795)；

/*为端口配置路径模式。 *
对于(I = 0；I < 4；I++)
CSL_SRIO_SetPLMPortPathControlMode (hSrio、i、3)；

这将导致 DSP 可以将 SWRITE 数据包发送到 FPGA1、但无法从 FPGA1接收 SWRITE 数据包。

但是、DSP 可以从 FPGA2接收 SWRITE 数据包。

我不知道如何实施双 X2模式，请帮我。

此致、

田

7 年多前

0 admin 7 年多前

TI__Guru**** 2535750 points

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田

X2的配置(PLL MPY、Tx/Rx 的速率刻度和路径模式)看起来正常。 FPGA1路径中的 SWRITE 故障应与 X2模式设置无关。您可以尝试将速率降低到1.25G 或2.5G 以查看任何差异。

此致、
Garrett

0 admin 7 年多前

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Garrett、

感谢您的关注。

FPGA1只能将数据包传输到 DSP，FPGA2只能从 DSP 接收数据包。

我认为这不是速度问题。

如何修改代码以实现与两个 FPGA 的通信？

此致、

田

0 admin 7 年多前

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田

是否修改 SRIO_LoopbackDioIsrexampleproject 以并行处理两个2X 端口数据或单独测试两个2X 端口？
您是否已查看 SPN_ERR_STAT 寄存器以查看发送或接收失败时的链接(端口确定)是否至少为 up？

此致、
Garrett

处理器（参考译文帖）

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