[参考译文] 66AK2E05：关于 DQS/CLK 偏差故障问题

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/655082/66ak2e05-about-dqs-clk-skew-failed-issue

器件型号：66AK2E05

你(们)好，先生

在 SO-DIMM 连接器上探测 DQS/CLK 偏差失败、如下图所示、供您参考。

在“KeyStone DDR3长度规则模板”和 EVM 板中没有 DQS/CLK 的长度匹配规则。

K2E 中的任何参数设置可以解决此问题、还是可以解决此故障项的测试？

Yimin

8 年多前

0 admin 8 年多前

TI__Guru**** 2611705 points

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您好！

我已通知设计团队。他们将直接在此处发布反馈。

此致、
Yordan

0 admin 8 年多前

TI__Guru**** 2611705 points

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Yimin、

所有 JEDEC 时序值在 SDRAM 下的焊球上定义。无法在 UDIMM 连接器上测量它们。

DQS 与 CLK 没有此类 PCB 轨迹长度匹配要求。 DDR3拓扑采用 Fly-by 拓扑进行路由。这在《KeyStone DDR3布局指南》和许多文献中都有讨论。 fly-by 路由可实现 DDR3的运行速度。由于 Fly-by 路由会导致每个 SDRAM 上的 CLK 和 DQS 之间的延迟显著变化、因此 KeyStone 器件中的 DDR3控制器和 PHY 必须执行写入矫正以调整此延迟偏移。在理想条件下、在平衡完成后、CLK 和 DQS 完全同时到达 SDRAM。

Tom

0 admin 8 年多前

TI__Guru**** 2611705 points

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你(们)好，先生

感谢您的回复。使用 DDR3测量启用了写入矫正。

DQS0和 DQS5之间存在较大的不同偏差是很奇怪的、因为布线长度与下图相差400mil。

您是否可以提出任何改进建议？或与我们分享任何类似的经验？

Yimin

0 admin 8 年多前

TI__Guru**** 2611705 points

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Yimin、

与上面我的答案类似-不同字节通道上的 DQS 信号之间不需要偏移校准。在写入时、调平将调整 DQS 信号、以便 CLK 和 DQS 同时到达每个 SDRAM。请研究 DDR3调平要求和功能。

Tom

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