我注意到、在 TI AM437x TRM (spruhl7h.pdf)中、第12.2.2节"磁卡读取器时钟和复位管理"列出了 ADC1的要求、即 OCP_CLOCK 的频率必须大于或等于 ADC_clk 频率的六倍。
第11.2.2节 TSC_ADC (ADC0)时钟和复位管理中似乎不存在此要求。 ADC0是否存在与 ADC1相同的 ADC_CLK 频率要求?
谢谢、
Stuart
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我注意到、在 TI AM437x TRM (spruhl7h.pdf)中、第12.2.2节"磁卡读取器时钟和复位管理"列出了 ADC1的要求、即 OCP_CLOCK 的频率必须大于或等于 ADC_clk 频率的六倍。
第11.2.2节 TSC_ADC (ADC0)时钟和复位管理中似乎不存在此要求。 ADC0是否存在与 ADC1相同的 ADC_CLK 频率要求?
谢谢、
Stuart
是的、ADC0具有相同的要求。
ADC0/触摸屏章节最初是为之前的器件创建的、并复制到 AM437x TRM。 ADC1/磁卡读取器一章是在稍后专门为 AM437x 创建的。 我怀疑原提交人不知道这一要求,因此没有列入。 感谢 您突出显示此详细信息、以便我们将其添加到两个器件 TRMS 的 ADC0/触摸屏章节中。
我最近发现了另一个与 ADC 时钟相关的要求、需要在 TRM 中进行描述。 如果使用速度太慢的 ADC 时钟运行、ADC 的精度可能会受到轻微影响。 当漏电路径在 电荷共享逐次逼近型 ADC 在 输入电压采样后完成转换之前释放内部电容器的电荷时、就会发生这种情况。 目前、我不知道 AM437x ADC 应使用的最小频率。 当此信息可用时、我将更新此帖子。
此致、
Paul