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[参考译文] DRA718：J6进入上电序列延迟时间是否有限？

admin
Guru**** 2559190 points
Other Parts Discussed in Thread: LP8733

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/619262/dra718-does-j6-entry-power-up-sequence-the-delay-time-have-limitied

器件型号：DRA718
主题中讨论的其他器件：LP8733

各位专家：

我们的客户使用 LP8733 +独立电路设计 J6入口板。

现在、加电序列和断电序列与数据表请求相匹配。 而是上电序列。

VDD_DSP 背后的 VDDA_USB3电源延迟约为1.5ms。 Vddshv1、3、4 11到 VDD_USB3的延迟超过1ms。

J6进入是否有加电延迟时间限制？ 每个超过1ms 的电源轨延迟都可以满足要求？

此致！

韩涛

  • 0
    TI__Guru**** 2559190 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好！

    此问题将转发给硬件专家。

    此致
    露西
  • 0
    TI__Guru**** 2559190 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    大家好、Tao、

    仅供您参考：由于发生水闸、TI 在 Sugar Land 的办公室关闭、因此在回答此问题时可能会有一些延迟。

    此致、
    Yordan
  • 0
    TI__Guru**** 2559190 points
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    Han、

    有必要保持这些电压斜坡的顺序、对于上电序列、从器件的角度来看、几毫秒的延迟是可以接受的。

    从应用程序的角度来看、延迟还必须满足应用程序的引导时间要求。

    正如您在原始提交中提到的、断电时也必须保持正确的序列。


    此致、

    Kevin

     

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    TI__Guru**** 2559190 points
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    尊敬的 Kevin：

    感谢帮助我们确认。
    我们将确保客户为每个电源轨序列加电、以满足数据手册请求。
    看起来、每个大约1ms 的电源轨延迟对于 J6进入都是可以接受的。
    此致！
    韩涛