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[参考译文] tms320c6657:PLLCTL 寄存器的上电复位状态

Guru**** 2551110 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/620674/tms320c6657-power-on-reset-status-of-pllctl-register

器件型号:TMS320C6657

数据表(SPRS814C) 对于 C665x 1/2内核 DSP 处理器、在上电复位时不提供有关 PLLCTL 寄存器电气状态的信息。  Keystone PLL (SPRUGV2H)指南中详细介绍了该寄存器的操作、但本指南除要求产品数据表指定所有 PLL 控制器寄存器的"-n"上电复位状态外、还要求提供产品数据表。

根据 C665x 数据表 SPRS814C 第82页的图表、我有兴趣了解内核时钟的加电配置。

我的具体问题:

   C6657 的 PLLCTL 寄存器@ MM 地址= 0x0231 0100的复位值是多少?   Keystone PLL 文档再次将一个引用到产品数据表中。  但实际上、数据表中省略了这一点。  

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    尊敬的 David:

    我已将此内容转发给硬件设计专家。 他们的反馈应发布在此处。

    BR
    Tsvetolin Shulev
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    我遇到   了 C665x 数据表的第6.29节"PLL 引导配置设置"第191页。    

    表6-100表示 引导时的 PLL 内核时钟由 BOOTMODE[12:10]引脚搭接控制。

       1) 1) 这是否也适用于 引导模式="无引导"?   (引导模式[5:0]= 0)

    第180页的第6.28.3节是指引导参数表、其中字节[11:8]包含 PLL 配置。   

      2) 2) 这是否会填充第191页的表6-100中的值?   (例如、严格取决于 BOOTMOD[12:10]的引脚逻辑?

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    David、

    大部分 PLLCTL 功能在数据手册第8.5.3节所示的 MAINPLLCTL0和 MAINPLLCTL1寄存器中实现。  另请注意、在 ROM 引导执行期间、几乎所有引导模式都对主 PLL 进行编程。  因此、除了 BYPASS 位外、PLLCTL 位的复位状态不是很重要。  在 NOBOOT 模式下的复位释放时、所有 PLL 都保持旁路状态。

    Tom

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    David、

    我找不到您按页面、分区或表引用的项目。  您使用的确切数据表是什么(即 文档编号和版本)?

    PLL 只在特定模式下编程。  PLL 未被编程为 NOBOOT 模式。  请注意、如果加载了 GEL 文件、它可能会在您连接 CCS 时对 PLL 进行编程。

    使用引导参数表时、此结构中的值会复制到各自的目标位置。

    您提出的问题非常具有原子性。  所有这些都是在耗材软件例程中抽象化的、因此您无需在该级别担心。

    Tom

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    感谢您的快速响应!

    我需要确保我完全理解。  指定为 MMR PLLCTL 的寄存器中有多个位(PLLEN、PLLENSRC)(根据 Keystone 1 PLL 指南)。  据我所知、PLL 指南或665x 数据表中没有明确说明这些位的"复位后"状态的地方、但它们能够在 PLL 周围路由 CORECLK P|N、直接路由到 SoC 的整个 SYSCLK 分频器链。

    您的声明是、 在无引导情况 下(BOOTCONFIG [5:0]= 000000b)、PLL 未启用。  并且 CORECLK P|N 绕过 PLL 来驱动每个 SYSCLKn 分频器。   因此、在 ROM B/L 未执行的"无引导"情况下、根据数据表的表6-100、BOOTCONFIG[12:10]位不起作用(并且将忽略此引导参数表)。

    请确认...

    背景:

     我的项目 开发了一 个环境"测试滑板"、我们在其上安装了 C6657。  从 6657连接到基板的连接非常少、只是接地到基板、CVDD 连接 到基板。  

    但所有焊球都被带到底部焊盘上。  我希望从 具有 定序逻辑、 电源和 负载开关、复位、用于内核 、DDR 和 JTAG 的 LVDS 时钟的外部"启动"电路中连接少量导线、以确定6657是否(在一定程度上可以评估)处于良好的功能状态。  希望尽可能降低时钟频率(内核和 DDR 需要>=40MHz)。  

    (我有许多 EVM。   我假设我可以 将 其中一个设置为 "无引导"排列、并使用最小的 GEL 脚本通过 CC 调试器确定6657的复位后状态。  但是、完全清楚设计的目的是什么有助于... 6657 EVM 是一个复杂电路。)