[参考译文] AM4372：PLL 锁定时间

下表对这一点进行了说明：

"表6-25描述了在30°C 下的标称过程中 PLL 旁路模式的重锁时间和功耗 频率锁定时间是从旁路模式到内部正常时钟频率处于活动和锁定模式最终输出频率的+/-1%范围内的最大延迟。 锁相时间是从旁路模式到内部 FBCLK 和 REFCLK 之间的相位差小于活动和锁定模式96个连续 REFCLK 的 REFCLK 周期的6-12%时的最大延迟。"

ST_DPLL_CLK 位是 PLL 频率和相位输出信号的组合。

此致、
James