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器件型号：TMS320C6748 我们有一个使用 TMS320C6748的设计。 为了节省功耗、我们已关闭 PLL0并使用 PLL1_SYSCLK3为所有器件提供时钟。 PLL0控制寄存器设置为0x24A、PPL1控制寄存器设置为0x49。 PLL0 DIV1 - DIV7为0x80、000、0x8001、0x8008、0x8003、0x8002、0x8000和0x8005。 PLL1 DIV1-DIV3为0x80、0x8002和0x8000。 对于 PLL1、PLLM 被设定为0xE、而 PREDIV 和 POSTDIV 都被设定为0x8000。 不过、这似乎符合预期、但在查看 sprs590g.pdf 时、我们发现此配置违反了该文档中表6-5中的最大内部时钟频率。 我们以360MHz 的频率运行 PLL1_SYSCLK1和 PLL1_SYSCLK3、这远远超出了该文档中规定的最大值。 文档中是否有错误？
