[参考译文] AM3352：DDR3软件调平问题

您好、Biser、

这是 Nikhil。 我正与 Daljeet 合作处理同一问题。 我们已开始对我们的设计进行信号完整性分析、同时我要分享 PHY 和 EMIF 计算表以及用于更新 GEL 文件的 DDR3数据表。 最大 处理器频率为300MHz。 我们还尝试更改 GEL 文件中的多个值、但没有任何作用。 随附的是3个文件。 我们将使用 http://processors.wiki.ti.com/index.php/File:BeagleBlack_400Mhz_4GbDDR.gel.tar.gz 上提供的 GEL 文件 并更新使用 Excel 工作表工具获得的 EMIF 值。

Regardse2e.ti.com/.../0310.AM335x_5F00_DDR_5F00_register_5F00_calc_5F00_tool.xlse2e.ti.com/.../DDR3-ISSI.PDFe2e.ti.com/.../4643.RatioSeed_5F00_AM335x_5F00_boards.xls

您好、Biser、

今天、我们尝试探测信号、我们探测 DQS/DQSn (Strobe 信号)、CKE (时钟启用)、WE (写入启用)和 ODT (片上终端)信号。 在执行写命令时、我们将低电平置为有效、CKE 使能为高电平、ODT 置为高电平、但 AM3352没有 DQS/DQSn 信号。

请检查随附的波形以供参考并提出建议。

此致、

Daljeet

在生成优化的 PHY 寄存器值时捕获了 e2e.ti.com/.../ISSI_5F00_DDR3_5F00_43_2D00_46TR16256A_2D00_85120AL.pdfe2e.ti.com/.../AM335x_5F00_SK_5F00_1.2.gele2e.ti.com/.../2100.AM335x_5F00_DDR_5F00_register_5F00_calc_5F00_tool.xlse2e.ti.com/.../6813.RatioSeed_5F00_AM335x_5F00_boards.xlsThese 波形。

我们尝试回读 GEL 文件中的 EMIF 和 PHY 寄存器值、日志如下：

CortxA8：输出：**** AM335x BeagleBlack 初始化正在进行中........

CortxA8：输出：**** AM335x OPP =OPP100的所有 PLL 配置正在进行中........

CortxA8：输出：从 SYSBOOT[15：14]读取输入时钟： 24MHz

CortxA8：输出：**** 将绕过...

CortxA8：输出：**** 已绕过，正在更改值...

CortxA8：输出：**** 锁定臂 PLL

CortxA8：输出：**** 内核被绕过

CortxA8：输出：**** 现在锁定内核...

CortxA8：输出：**** 内核已锁定

CortxA8：输出：**** DDR DPLL 已旁路

CortxA8：输出：**** DDR DPLL 锁定

CortxA8：输出：**** 每个 DPLL 被旁路

CortxA8：输出：**** 每个 DPLL 被锁定

CortxA8：输出：**** DISP PLL 配置正在进行中..........

CortxA8：输出：**** DISP PLL 配置完成........

CortxA8：输出：**** 针对 OPP =OPP100的 AM335x 所有 ADPLL 配置完成.........

CortxA8：输出：**** AM335x DDR3 EMIF 和 PHY 配置正在进行中..........

CortxA8：输出：EMIF PRCM 正在进行中........

CortxA8：输出：EMIF PRCM 完成

CortxA8：输出：正在进行 DDR PHY 配置

CortxA8：输出：正在等待 VTP 就绪..........

CortxA8：输出：VTP 已就绪！

CortxA8：输出：DDR PHY CMD0寄存器配置正在进行中..........

CortxA8：输出：CMD0_REG_PHY_CTRL_SLAVE_RA比_0 0x00000000回读........

CortxA8：输出：CMD0_REG_PHY_INOP_CLKOUT_0 0x00000000回读........

CortxA8：输出：DDR PHY CMD1寄存器配置正在进行中..........

CortxA8：输出：CMD0_REG_PHY_CTRL_SLAVE_RA比_0 0x00000000回读........

CortxA8：输出：CMD0_REG_PHY_INOP_CLKOUT_0 0x00000000回读........

CortxA8：输出：DDR PHY CMT2寄存器配置正在进行中..........

CortxA8：输出：CMD0_REG_PHY_CTRL_SLAVE_RA比_0 0x00000000回读........

CortxA8：输出：CMD0_REG_PHY_INOP_CLKOUT_0 0x00000000回读........

CortxA8：输出：DDR PHY DATA0寄存器配置正在进行中..........

CortxA8：输出：Data0_REG_PHY_RD_DQS_SLAVE_Ratio_0 0x00000000回读........

CortxA8：输出：Data0_REG_PHY_WR_DQS_SLAVE_0 0x00000000回读........

CortxA8：输出：Data0_REG_PHY_FIFO_WE_SLAVE_Ratio_0 0x00000000回读........

CortxA8：输出：Data0_REG_PHY_WR_DATA_SLAVE_0 0x00000000回读........

CortxA8：输出：DDR PHY Data1寄存器配置正在进行中..........

CortxA8：输出：Data0_REG_PHY_RD_DQS_SLAVE_Ratio_0 0x00000000回读........

CortxA8：输出：Data0_REG_PHY_WR_DQS_SLAVE_0 0x00000000回读........

CortxA8：输出：Data0_REG_PHY_FIFO_WE_SLAVE_Ratio_0 0x00000000回读........

CortxA8：输出：Data0_REG_PHY_WR_DATA_SLAVE_0 0x00000000回读........

CortxA8：输出：设置 IO 控制寄存器……

CortxA8：输出：DDR_CKE_CTRL0x0x00000001回读........

CortxA8：输出：EMIF 定时寄存器配置正在进行中........

CortxA8：输出：EMIF_DDR_PHY_CTRL_1_REG 0x00000006读回........

CortxA8：输出：EMIF_DDR_PHY_CTRL_1_Shdw_REG 0x00000006读回........

CortxA8：输出：EMIF_DDR_PHY_CTRL_2_REG 0x00000006读回........

CortxA8：输出：EMIF_SDRAM_TIM_1_REG 0x0888A39B 回读.........

CortxA8：输出：EMIF_SDRAM_TIM_1_Shdw_REG 0x0888A39B 回读........

CortxA8：输出：EMIF_SDRAM_TIM_2_REG 0x26517FDA 回读........

CortxA8：输出：EMIF_SDRAM_TIM_2_Shdw_REG 0x26517FDA 回读........

CortxA8：输出：EMIF_SDRAM_TIM_3_REG 0x501F84EF 回读........

CortxA8：输出：EMIF_SDRAM_TIM_3_Shdw_REG 0x501F84EF 回读........

CortxA8：输出：EMIF_SDRAM_REF_CTRL_REG 0x0000093B 回读........

CortxA8：输出：EMIF_SDRAM_REF_CTRL_Shdw_REG 0x0000093B 回读........

CortxA8：输出：EMIF_ZQ_CONFIG_REG 0x50074BE4回读........

CortxA8：输出：EMIF_SDRAM_CONFIG_REG 0x61A04BB0回读........

CortxA8：输出：EMIF 定时寄存器配置完成.........

CortxA8：输出：PHY 已就绪！！

CortxA8：输出：DDR PHY 配置完成

CortxA8：输出：**** AM335x BeagleBlack 初始化完成

我们已根据所附的 TI DDR3时序配置工具计算 EMIF 寄存器值。 请验证相同。

我们已根据随附的 TI Ratioseed xls 文件计算 PHY 寄存器值。 请验证相同。

我们已在3个电路板中对此进行了检查、所有电路板的运行情况都相同、并且我们没有得到优化的价值。

这里的问题是、我们没有从 AM3352获取时钟和 DQS 信号。 我们需要找出导致这种情况的根本原因。 您能不能建议同样的原因是什么？ 我们是否需要 配置任何寄存器来启用时钟。 我要连接 GEL、该 GEL 已针对303MHz 进行了修改、并已在今天运行。 另请验证是否相同。

在阅读 DDR3数据表 IS43TR16256A-125KBLI 时、我们看到第14页介绍了模式寄存器 MR1。 地址寄存器 A7表示写入水平开/关。 我们需要设置该位的位置。 我们无法在 GEL 文件中找到相同的文件。 请查看随附的数据表。

此致、

Daljeet

您好、Biser、

我尝试探测 CK 和 CK#、似乎我们得到的是 CK#的300MHz 时钟、而不是 CK 的时钟。 请建议。

-我认为串联电阻对于设置的 I/O 驱动可能太大、这可能是一个问题。 尝试通过增加 I/O 驱动强度来查看问题是否消失

-您是否在 DRAM 和处理器上打开数据总线的并行端接？ 如果是、请禁用此功能、因为您已经有串联电阻器。 或者、尝试移除数据总线上的所有串联电阻并启用 ODT 的测试。 对于 Addr/Ctrl、您可以使用较小的值(例如10欧姆)并查看它是否会改变行为

-您是否还可以检查您是否具有正确的 CCS 配置。处理器是否处于监控器模式。 有关更多详细信息、请参阅以下 E2E 帖子

https://e2e.ti.com/support/arm/sitara_arm/f/791/t/603477

探测电源，特别是 SoC 上的 VDDS_DDR、DDR_VREF 和存储器侧的 VDDQ、VREF_CA/DQ、并查看它们是否处于正确的电平

此致、Siva

您好、Siva、

今天、我们成功获得了在 CK/CK#上300MHz 的差分时钟、并验证了所有控制信号、即(W#、CS#、RESET#、RAS、CAS、 CKE)、在 AM3352初始化时生效和失效。

但在数据锁存时、我们不会获得 DQS/DQSn 选通时钟。 下一步、我们需要找到同样的根本原因。

请查看随附的差分时钟供您参考、并告诉我您的宝贵建议。

此致、

Daljeet

您好、Siva、

根据 Biser 的建议、我们移除了数据、地址/命令和控制信号的串联电阻并运行了测试。

到目前为止、已启用 ODT、我们在 DDR_Vref 上获得0.74V 电压、在 VDDS_DDR 上获得1.48V 电压。

从 GEL 文件角度，

您共享了303MHz 的 GEL 文件。 在我们看到的差异中、

//
//DDR3 PHY 参数
//

#define CMD_PHY_CTRL_SLAVE_RA比0x80
#define CMD_PHY_INOP_CLKOUT 0x0

#define DATA_PHY_RD_DQS_SLAVE_RA比0x40
#define DATA_PHY_FIFO_WE_SLAVE_RA比0x8C //RD DQS 门
#define DATA_PHY_WR_DQS_SLAVE_RA比0x00 //0x10
#define DATA_PHY_WR_DATA_SLAVE_RA比0x72 // 0x80 //写入数据

#define DDR_IOCTRL_Value (0x18B)

//
//EMIF 参数
//
#define ALLOPP_DDR3_READ_LAUNT 0x07 //RD_Latency =(CL + 2)- 1.
#define ALLOPP_DDR3_SDRAM_TIMING1 0x0888A39B //0x0AAAD4EB // 0x0AAAD4EB
#define ALLOPP_DDR3_SDRAM_TIMING2 0x26517FDA // 0x26377FDA
#define ALLOPP_DDR3_SDRAM_TIMING3 0x501F84EF //0x501F833F

#define ALLOPP_DDR3_SDRAM_CONFIG 0x61C05332 //0x61C04AB2//0x61C05332 //终止= 1 (RZQ/4)
//动态 ODT = 2 (RZQ/2)
//SDRAM 驱动器= 0 (RZQ/6)
//CWL = 0 (CAS 写入延迟= 5)
//CL = 2 (CAS 延迟= 5)
//ROWSIZE = 5 (14行位)
//pagesize = 2 (10列位)
#define ALLOPP_DDR3_REF_CTRL 0x0000093B //0x00000C30 //303 * 7.8us = 0x93B
#define ALLOPP_DDR3_ZQ_CONFIG 0x50074BE4

这里有两个问题，

1. #define DATA_PHY_FIFO_WE_SLAVE_RA比0x8C。 根据 Excel 工作表、我们将获得0x79。 您是如何获得0x8C 的？

2.在 ISSI DDR3数据表中，我们选择 CL=11，但在 GEL 文件 中，ALLOPP_DDR3_SDRAM_CONFIG 配置为 CL =5，因此对于 CL=11，我们已在   上述附加文件中修改了 ALLOPP_DDR3_SDRAM_CONFIG 和 ALe2e.ti.com/.../2870.AM335x_5F00_SK_5F00_1.2.gelLOPP_DDR3_READ_LATENCY。 请确认值正确。 如果错误，请告诉我们要进行的正确值/更改。

谢谢、此致、

Daljeet。

您好、Daljeet、

请根据您的设计更新 DATA_PHY_FIFO_WE_SLAVE_RA比。 我将让 Siva 评论其他设置、但如上所述、请更新 Siva 在先前帖子中给出的建议的观察结果。

此致、
四

您好、Biser、

从软件团队的角度来看，我们只有几个问题：

根据您的反馈以及我们面临的问题：

1.如果 DDR3未正确初始化，则写水平可以/将全为零运行，对吧？

如果写水平全为零，则 DQS 信号不会来自处理器，对吧？

是否有方法在初始化之前或在任何其他阶段从处理器读取 DDR3模式寄存器？

4.在 TI 提供的 GEL 文件中，我们看不到 MR1设置，MR1中的 A7设置为“高电平”以进入写电平模式。 那么如何设置该位呢？

同样，对于软件写入水平调整，我们应该将 MR1 A7设置为“高电平”吗？

您对所有问题的回答可以帮助我们缩小问题的范围。

谢谢、此致、

Daljeet

您好、Biser / Shiva、

再添加一个查询：

6、在处理器中、我们看到了一个名为"读写调平控制寄存器"的寄存器、偏移量=DCH

 位31：显示为"1"将触发读写水平调整。

  我们是否设置该位并控制该寄存器中的任何其他参数？

  我在 GEL 文件中看不到任何此类相关设置。

谢谢  

Daljeet。

您好、Biser / Shiva、

添加到 我之前询问的问题后，我想再添加一个信息：

这适用于400MHz。

在探测 DDR 初始化信号(RESET 和 CKE)时、我们发现 CKE 在132uS 内相对于复位高电平变为高电平。 预计时间为500uS。

为此、我们将 ALLOP_DDR3_REF_CTRL 的值更改为0x3100、而不是0xC30。 进行此更改后、我们看到复位高电平与 CKE 高电平之间存在508uS 差异。

我们假定这是 GEL 文件中的一个错误，并怀疑在 TI Shared 的 GEL 文件中可能有更多错误设置。

请告诉我们， 为400 MHz 设置的正确值可能是什么(请不要从 DDR3时序配置工具电子表格中计算 )。 ALLOPP_SDRAM_DDR3_TIMING1、ALLOPP_SDRAM_DDR3_TIMING2、ALLOPP_SDRAM_DDR3_TIMING3、ALLOPP_DDR3_SDRAM_CONFIG、READ_DELA延 时和 DDR3_ZQ_CONFIG

谢谢、此致、

Daljeet。