[参考译文] TDA2HG：DDR2 DQ 和 DQS 偏斜

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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/608741/tda2hg-ddr2-dq-and-dqs-skew

器件型号：TDA2HG

各位专家、您好！

我想了解 TDA2x DM (TDA2x_ABC_SR2.0_DM_VB.pdf)中表8-41 DQS 和 DQ 布线规范中的 DQ/DQS E 偏差的含义。

DQ/DQS E 偏移不匹配的要求为最大值 25ps、但没有关于该特殊 E 偏斜的说明。

RSDQ210) DQ/DQS E 偏移不匹配：最大 25ps

此致、

黄劳埃德

8 年多前

0 admin 8 年多前

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您好！

我已将您的问题转交给一位专家进行评论。

此致、
Yordan

0 admin 8 年多前

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E0|E1|E2|E3表示 EMIF/DDR 接口上可用的4字节通道。每个字节通道内都需要进行偏差控制、但并非在所有字节通道上都需要进行偏差控制。每个字节通道包括：DQS、DQSn、DQM、8x DQ。

25ps 的 DQ/DQS E 偏移不匹配可重新写入为 DQ/DQS E0|E1|E2|E3、这意味着每个字节通道内的所有信号的偏移匹配应小于25ps。

0 admin 8 年多前

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您好、Robert、

感谢您的友好反馈。

表中要求"dQ 至 DQS 偏移不匹配"(最大10ps)和"DQ 至 DQ 偏移不匹配"(最大10ps)、这意味着每个字节内的偏移要求。

这就是我对 "DQ/DQS E 偏移不匹配"(最大25ps)有何区别感到困惑的原因。

如您所述、 DM 中描述了"不需要也不建议在字节之间进行偏差匹配"、但客户担心"DQ/DQS DQE 偏差不匹配"是与字节间偏差匹配相关的要求。

请明确"DQ/DQS 偏斜不匹配"(最大25ps)与"DQ 到 DQS 偏斜不匹配"(最大10ps) /"DQ 到 DQ 偏斜不匹配"(最大10ps)之间的区别。非常感谢。

此致、

劳埃德

0 admin 8 年多前

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您好、Robert、

有更新吗？

您能否清楚地说明"DQ/DQS 偏斜不匹配"(最大25ps)与"DQ 到 DQS 偏斜不匹配"(最大10ps) /"DQ 到 DQ 偏斜不匹配"(最大10ps)有何不同？非常感谢。

此致、

劳埃德

0 admin 8 年多前

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应在每个字节通道内完成10ps 的 DQ 至 DQS 偏移不匹配。例如、字节通道0将包括 DQS0、DQSn0、DQM0、DQD[7：0]。所有信号的偏差必须匹配到10ps 或更低。

由于 DDR2没有硬件调平、因此还必须在所有字节通道上控制偏差匹配(最大25ps)。例如、字节通道0内的所有信号必须在字节通道1内所有信号的25ps 之内。 (在 EMIF 的所有字节通道上都是相同的)。

谢谢
Robert

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