[参考译文] AM3715：DSS PLL 扩频时钟

您好！

您是否遵循了 AM37x TRM 版本 R 的第13.4.11节中的指导原则？

您好、Biser、

是的、我按照 AM37x TRM Rev.R 的第13.4.11节计算 CONTRAL_DSS_DPLL_Spreading_FREQ 的参数。
但我不确定这是一个合理的传播频率。
你有什么建议吗？

此致、
Mason

您在什么频率观察到峰值？ 它们高于限值多少 dB？

请参阅13.4.11.4.1 SSC 配置部分
频率= Finp /(N+1)= 26MHz/(12+1)= 2MHz
2.必须 FM <频率/70
2MHz/70=28KHz
因此、我使用20K 来扩展频率。
PPR = 10 * log (0.1 * 172 / 0.02)= 29.3dB
ModFreqDivider = Fref /(4*FM)= 2 /(4 * 0.02)= 2 / 0.08 = 25 = 25 * 2^0
因此 MANT 为25、EXP 为0
4.DeltaM = M * fc / ModFreqDivider 的百分比= 432 * 0.1/ 25 = 1.728
因此 Δ_M_INT 为1。
Δ_M_FRAact = 0.728 * 2^18 = 190840

此致、

Mason

您能回答我在上一帖子中的问题吗？

您在什么频率观察到峰值？ 24.68MHz 的谐波频率
它们高于限值多少 dB？ 10dB

此致、
Mason

谢谢。 我们将对此进行研究。 反馈将发布在此处。

您好、Biser、
非常感谢！

此致、
Mason

Mason、DSS_Spreading_enable_status 位指示什么？

此致、
James

大家好、梅森、很抱歉我在帖子前面没有看到您的寄存器。 看起来状态位已置位、因此应正确启用 SSC。 我不确定会出现什么问题、我检查了您的计算结果、它们看起来是正确的。

我看到的一个问题是、您声明的频率偏差为10%、这将导致可能的 DSS1_ALWON_FCLK 为155MHz-190MHz。 DSS 的最大功能时钟为173MHz、因此在启用 SSC 时会违反其规格。 DSS 的功能时钟必须保持在173MHz 以下。

您可以尝试以下几种方法来避免这种情况：
-启用 Q_DSS_Spreading_side 位。 将仅启用低频展频、这意味着展频在低侧为两倍、在高侧为0。 这相当于138.24-172.8MHz 的 DSS1_ALWON_FCLK
－减少 DSS1_ALWON_FCLK，使传播频率的高侧移动不超过172.8MHz

此外、您可能需要尝试较小的频率偏差、例如、可能是1%、如 TRM 中的示例所示。

偏差为1%、FM=17.28KHz 时、PPR 为20dB、然后

MOD_FREQ_MAN = 0x1D
MOD_FREQ_EXP = 0

DeltaM = 0.148965517
Δ_M_INT = 0
Δ_M_FRAC = 0x988B

此致、
James

尊敬的 James：

非常感谢你的帮助。

我已经尝试过您的建议-较小的频率偏差1%。

但我没有什么不同。

这是 分析仪的照片。

它与未启用 SSC 的波形相同。

 

---

此外、我尝试减小 DSS1_ALWON_FCLK。
下面是我的计算方法。

 

设置5%偏差、

对于 DPLL4、M=432、N=12、M5=7

DSS1_ALWON_FCLK =(Fin * M)/(N+1)/ M5 =(26*432)/(12+1)/ 7 = 123.4MHz

Fout = DSS1_ALWON_FCLK = 123.4MHz

频率= Finp /(N+1)= 26/(12+1)= 2MHz

fc = 123.4 MHz

FM = 12.34KHz = 0.01234 MHz

PPR = 10 * log (0.05 * 123.4 / 0.01234)= 26.99dB

^：偏差=(fm / fc)* 10 μ s (PPR/10)= 0.05 = 5%

 

ModFreqDivider = Fref /(4 * FM)= 2 *(4 * 0.01234)= 41

所以

MOD_FREQ_MAN = 41
MOD_FREQ_EXP = 0

DeltaM = M *偏差/ ModFreqDivider = 432 * 0.05/41 = 0.526829

所以

Δ_M_INT = 0
Δ_M_FRAC = 0.526829 * 2^18 = 138105

 

使用推导的 DSS1_ALWON_FCLK 也会得到相同的结果。

 

像素时钟为123.4MHz/5 = 24.68

814.633 MHz 似乎接近24.68 MHz 的33倍

 

您对 SSC 为什么不起作用有什么想法吗？

我有一个线程来监视寄存器 CONTRAL_DSS_DPLL_Spreading。

它始终是0x00000090。

我想我已经截断了 SSC。

 

打开 DSS 像素时钟和 SSC 之间是否有任何序列？

 

谢谢！

 

此致、

Mason

Mason、在上述更改中、您降低了像素时钟频率、您需要更改 M4分频器、而不是 M5。

我没有很好的解释为什么你根本看不到任何变化。 您应该先锁定 PLL、然后配置 SSC。

您能否尝试将 M 乘法器从432大幅降低到更小的值(接近示例)、然后再连续减小 N 分频器。

此外、PRM_CLKSRC_CTRL.DPLL4_CLKINP_DIV 的值是多少？

此致、
James

大家好、James、再次感谢！

没错、像素时钟分频器是 M4而不是 M5。 我在这里输入错误。 我的源代码使用 M4。

PRM_CLKSRC_CTRL.DPLL4_CLKINP_DIV 的值为0。

我将减小 M 和 N 乘法器、然后重试。

谢谢！

尊敬的 James：
我已经尝试降低 DPLL4的 M 和 N。
M=100、N=2、M4=7
因此、
Fout =(26x100)/(2+1)/ 7 = 123.8MHz
频率= 26/(2+1)= 8.6MHz
fm = 12.38KHz
偏差5%
PPR = 10 x log (0.05 x 123.8 / 0.01238)= 26.99dB
ModFreqDivider = 8.6/(4 * FM)= 174 = 87 * 2 ^ 1.
MANT = 87
Exp = 1
DeltaM = M * 0.05 / ModFreqDivider = 100 * 0.05 / 87 = 0.0287356
Δ_M_INT = 0
Δ_M_FRAact = 0.0287356 * 2^18 = 7533

但它仍然无法正常工作。


我还尝试使用：
M=28、N=2、M4=2
但该设置会使 UART3失败。
(控制台输出到 UART3。)
我的 UART3以115200波特率运行。
为什么 DPLL4的 M 更改会导致 UART3失败？
根据 AM37xx 技术参考手册、UART3除以 PER_48M_FCLK、而不是 DPLL4。
请帮帮我。

非常感谢！
Mason