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[参考译文] AM3352：DDR SI 分析问题

admin
Guru**** 2609955 points
Other Parts Discussed in Thread: AM3352

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/651817/am3352-ddr-si-analysis-questions

器件型号：AM3352

大家好、

我想知道如何使用 AM3352 (ZCZ 封装)的 IBIS 模型进行信号完整性分析。

在② μ s 的条件下进行信号完整性分析时、不符合 JEDEC 标准。

哪种方法适合在①和②中进行信号完整性分析？

①仅采用 ZCZ 封装的 DQS 和 DQS_N 差分信号的信号完整性分析结果。

②采用 ZCZ 封装的 DQS 和 DQS_N 差分信号以及数据总线 DQ0至 DQ7的信号完整性分析结果。

不符合标准的 JEDEC 是750mV±150mV 的以下条件。

此致、
Sasaki

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    TI__Guru**** 2609955 points
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    IBIS 专家已收到通知。 他们将在这里作出回应。
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    TI__Guru**** 2609955 points
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    有任何信息吗？

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    TI__Guru**** 2609955 points
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    我们的回复因圣诞节假期而延迟、我们会尽快回复您。
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    TI__Guru**** 2609955 points
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    我不是 IBIS 专家、但我在过去遇到过类似的情况、在这些情况下、建模工具认为存在与 VIX 相关的问题。  最后，这是一个建模缺陷，而不是一个实际问题。  AM335x 的设计可确保交叉点在器件边界处位置良好。  只要符合我们的布线规则、您就会满足 JEDEC VIX 规范。

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    TI__Guru**** 2609955 points
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    感谢您的支持！
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    TI__Guru**** 2609955 points
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    BraD-San、您好！

    我有一个新问题。

    我阅读了以下句子、并认为在使用 DDR3点对点拓扑时需要进行信号完整性分析。

    但是、根据布线规则、可以满足 JEDEC 要求、因此无需进行信号完整性分析。

    这种认可是否正确？

    此致、

    Sasaki

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    TI__Guru**** 2609955 points
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    “信号完整性”分析与波形的形状、过冲/下冲量等有关 IBIS 模型适用于此目的。 您的 VIX 测量不会落入该桶中。 一旦您开始查看信号之间的相对计时、现在您将进行无效的计时分析。

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    TI__Guru**** 2609955 points
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    感谢你的答复。

    我了解信号完整性分析是合适的。

    那么、我将返回到此主题的第一个问题。

    当我② SI 分析时、哪一种方法是正确的方法①和？

    1. 仅采用 ZCZ 封装的 DQS 和 DQS_N 差分信号的信号完整性分析结果。
    2. 采用 ZCZ 封装的 DQS 和 DQS_N 差分信号以及数据总线 DQ0至 DQ7的信号完整性分析结果。

    此致、

    Sasaki

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    TI__Guru**** 2609955 points
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    只要您隔离查看每个信号(即不查看相对计时等)、#2就可以。

    请参阅此处的引脚映射：

    http://processors.wiki.ti.com/index.php/How_to_use_the_AM335x_IBIS_Models#Additional_Notes_on_ioctrl_Pin_Mapping

    对于该表中的每一行、您都能够控制驱动强度和压摆率。

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    TI__Guru**** 2609955 points
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    电源 没有理由也不能对 ctrl/addr 信号建模...