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[参考译文] 66ak2l06：66ak2l06 K2L EVM

admin
Guru**** 2555630 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/651192/66ak2l06-66ak2l06-k2l-evm

器件型号：66AK2L06

大家好 、我们正在尝试将 K2L EVM 板(文档## 16_00176_03、版本3.03、2017年6月15日)与 JESD 接口一起使用。  原理图在47的表10中显示 了 FMC1的连接器引脚输出、引脚 A22和 A23上的信号为 JESD1_TXP_FMC1和 JEST1_TXN_FMC1。  它还显示了引脚 A26和 A27上的 JESD2_TXP_FMC1和 JESD2_TXN_FMC1。  原理图在这些对周围有一个大的红色圆圈。  这是不是因为 在47的表12中插入的表中错误地标注了这些对？  我们的接口板根据 原理图使用 JESD 端口：

Lamar 处理焊球 AG19/AG18 (原理图信号名称 JESD1/AIF0_TXP_SOC、 JESD1/AIF0_TXN_SOC)驱动引脚15/16 (原理图信号名称 JESD1_TXP_FMC1、JESD1_TXN_FMC1)处的 JESD 开关(U32)、然后将其耦合到 AMC1/A22连接器引脚。

是这样吗？

此外、 由于使用了 JESD 开关、我需要做些什么来设置在开关上生成多路复用控制的 Xilinx、以适应电路板上具有 DAC 和 ADC 的 JESD 通道布置：

 我们针对连接到 EVM 的原型板的硬件 JESD 通道设置：

对于我们的 DAC：(使用 JESD 子类1、使用 由 EVM 生成的具有120kHz 系统基准的122.88MHZ 时钟)

66AK2L06 发送输出[shared_SERDES_0] JESD 通道 0差分引脚 AH18/AH17 =>路由至=> FMC1连接器差分引脚 C2/C3

66AK2L06 发送输出[shared_SERDES_0] JESD 通道 1差分引脚 AG19/AG18 =>路由至=> FMC1连接器差分引脚 A22/A23

对于 我们的 ADC：(使用 JESD 子类1、使用 由 EVM 生成的具有120kHz 系统基准的122.88MHZ 时钟)

66AK2L06 接收输入 [SHARGE_SERDES_0] JESD 通道 0差分引脚 AJ18/AJ19 <=从  <= FMC1连接器差分引脚 C6-C7路由

66AK2L06 接收输入 [shared_SERDES_0] JESD 通道 1差分引脚 AK19/AK20 <=从  <= FMC1连接器差分引脚 A2/A3路由

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    TI__Guru**** 2555630 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Bryan、

    [引用]原理图在这些对周围有一个大红圈。 这是不是因为在47的表12中插入的表中错误地标注了这些对？[/QUERP]

    不、情况并非如此。 这些通常用于强调器件焊球的连接、或为 PCB 设计人员添加注释(例如、类似于"尽可能靠近 SoC 放置")、请参阅原理图的第18页。 在本例中、我认为电路板的设计人员需要注意使用的电容器：0.1uF_6.3V_10%_X5R_0201。

    [引用] Lamar 处理焊球 AG19/AG18 (原理图信号名称 JESD1/AIF0_TXP_SOC、JESD1/AIF0_TXN_SOC)驱动引脚15/16 (原理图信号名称 JESD1_TXP_FMC1、JESD1_TXN_FMC1)处的 JESD 开关(U32)、这些引脚随后连接到 AMC1连接器/ A22引脚。

    这是正确的吗？

    是的、正确。

    [引用]此外、由于使用了 JESD 开关、因此我需要做些什么来设置在开关上生成多路复用控制的 Xilinx、以适应我在电路板上同时具有 DAC 和 ADC的 JESD 通道布置[/引用]

    您在此处是否需要软件方面的帮助？ 如果是、我将向软件团队咨询这方面的信息、因为我不熟悉66AK2L 器件。

    此致、
    Yordan
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    TI__Guru**** 2555630 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Yordan、您好、感谢您的帮助。  是的、我想我们需要软件人员告诉我们如何正确设置 EVM、以便与我们通过以下连接连接到 EVM 的 ADC/DAC 进行通信：

     我们针对连接到 EVM 的原型板的硬件 JESD 通道设置：

    对于我们的 DAC：(使用 JESD 子类1、使用 由 EVM 生成的具有120kHz 系统基准的122.88MHZ 时钟)

    66AK2L06 发送输出[shared_SERDES_0] JESD 通道 0差分引脚 AH18/AH17 =>路由至=> FMC1连接器差分引脚 C2/C3

    66AK2L06 发送输出[shared_SERDES_0] JESD 通道 1差分引脚 AG19/AG18 =>路由至=> FMC1连接器差分引脚 A22/A23

    对于 我们的 ADC：(使用 JESD 子类1、使用 由 EVM 生成的具有120kHz 系统基准的122.88MHZ 时钟)

    66AK2L06 接收输入 [SHARGE_SERDES_0] JESD 通道 0差分引脚 AJ18/AJ19 <=从  <= FMC1连接器差分引脚 C6-C7路由

    66AK2L06 接收输入 [shared_SERDES_0] JESD 通道 1差分引脚 AK19/AK20 <=从  <= FMC1连接器差分引脚 A2/A3路由

    对于 ADC 同步：

    66AK2L06同步输入[SOC_JESD_SYNCOUT0_P_FMC1]差动引脚 AJ9/AJ10 =>路由至=> FMC1连接器差动引脚 G12/G13

    对于 DAC 同步：

    66AK2L06同步输入[SOC_JESD_SYNCIN0_P ]差动引脚 AG12/AG13 <=从<= U48 缓冲器引脚 1/2 <=从  <= FMC1连接器差动引脚 F10/F11路由

    对于 ADC/DAC 主采样时钟：(使用122.88MHZ)

    U47  CDCM6208V1RGZR [SYS_CLKP_FMC1]差动引脚 23/22 =>路由至=> FMC1连接器差动引脚 K4/K5

    对于 ADC/DAC 系统参考 选通：(使用从 Xilinx FPGA 生成的120kHz)

    U51  SN65LVDS104PWR [SYSREF_P_FMC1]差分引脚 14/13 =>路由至=> FMC1连接器差分引脚 J2/J3

    您能否验证我们 希望确保 阅读原理图和您对此的部分回复的通道、时钟和参考设置。  如果我们的电路板在上述分配上没有任何问题、那么我们现在需要您来解决的是 如何 使用  66ak2l06所需的软件驱动  程序以及 Xilinx 进行开关控制所需的任何其他设置来适应它。

  • 0
    TI__Guru**** 2555630 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Bryan、

    我已通知 K2L 团队。 他们将直接在此处发布反馈。

    此致、
    Yordan
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    TI__Guru**** 2555630 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Yordan、您好、你们对1月2日的笔记有任何反馈吗？  仍然存在问题、需要确保在连接器上正确调用66AK2L06 EVM JESD 通道、时钟、基准。  我在下面重复一下：

     我们针对连接到 EVM 的原型板的硬件 JESD 通道设置：

    对于我们的 DAC：(使用 JESD 子类1、使用 由 EVM 生成的具有120kHz 系统基准的122.88MHZ 时钟)

    66AK2L06 发送输出[shared_SERDES_0] JESD 通道 0差分引脚 AH18/AH17 =>路由至=> FMC1连接器差分引脚 C2/C3

    66AK2L06 发送输出[shared_SERDES_0] JESD 通道 1差分引脚 AG19/AG18 =>路由至=> FMC1连接器差分引脚 A22/A23

    对于 我们的 ADC：(使用 JESD 子类1、使用 由 EVM 生成的具有120kHz 系统基准的122.88MHZ 时钟)

    66AK2L06 接收输入 [SHARGE_SERDES_0] JESD 通道 0差分引脚 AJ18/AJ19 <=从  <= FMC1连接器差分引脚 C6-C7路由

    66AK2L06 接收输入 [shared_SERDES_0] JESD 通道 1差分引脚 AK19/AK20 <=从  <= FMC1连接器差分引脚 A2/A3路由

    对于 ADC 同步：

    66AK2L06 同步输入[SOC_JESD_SYNCOUT0_P_FMC1]差动引脚 AJ9/AJ10 =>路由至=> FMC1连接器差动引脚 G12/G13

    对于 DAC 同步：

    66AK2L06 同步输入[SOC_JESD_SYNCIN0_P ]差动引脚 AG12/AG13 <=从<= U48 缓冲器引脚 1/2 <=从  <= FMC1连接器差动引脚 F10/F11路由

    对于 ADC/DAC 主采样时钟：(使用122.88MHZ)

    U47  CDCM6208V1RGZR [SYS_CLKP_FMC1]差动引脚 23/22 =>路由至=> FMC1连接器差动引脚 K4/K5

    对于 ADC/DAC 系统参考 选通：(使用从 Xilinx FPGA 生成的120kHz)

    U51  SN65LVDS104PWR [SYSREF_P_FMC1]差分引脚 14/13 =>路由至=> FMC1连接器差分引脚 J2/J3

    您能否验证我们 希望确保 阅读原理图和您对此的部分回复的通道、时钟和参考设置。  如果我们的电路板在上述分配上没有任何问题、那么我们现在需要您来解决的是 如何 使用  66ak2l06所需的软件驱动   程序以及 Xilinx 进行开关控制所需的任何其他设置来适应它。

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    TI__Guru**** 2555630 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    大家好、我们现在将讨论66AK2L06 EVM 的 JESD、这表明我们所连接的硬件测试板对 AD9250和 AD9152转换器具有所有正确的分配。 感谢你的帮助。