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器件型号：66AK2H14 您好！
"66AK2Hxx 产品说明书(SPRS866G)"的"11.2.1加电排序"中提供了以下说明。
"SYSCLK、ARMCLK、ALTCORECLK、DDR3ACLK、DDR3BCLK、 PASSCLK 和 SRIOSGMICLK 使用 CVDD 作为电源电压。 这些时钟输入不会失效防护、必须保持在高阻抗状态、直到 CVDD 处于有效电压电平。 在 CVDD 有效之前将这些时钟输入驱动为高电平可能会导致器件损坏。 一旦 CVDD 有效、这些时钟的 P 和 N 桥臂可被保持在一个静态状态(高电平和低电平或者低电平和高电平)、直到在该输入上需要一个有效的时钟频率。 为了避免内部振荡、时钟输入应该在 CVDD 出现后不久从高阻抗状态中移除。"
下面的" KeyStone II 器件硬件设计指南(SPRABV0)"的"3.6时钟定序"中进行了说明。
"注意-所有时钟驱动器必须处于高阻抗状态、直到 CVDD (最低)处于有效电平。 CVDD 处于有效电平后、所有时钟输入必须处于活动状态或静态状态。"
在 CVDD 为有效电平之前、我的客户很难保持高阻抗状态。 它们将设计时钟信号以满足 数据表"5.1绝对最大额定值"中的 V (I)要求。 他们认为、如果电源保持在 V (I)范围内、器件不会损坏。
1) 1)在这种情况下、器件是否已损坏？
2) 2)为什么时钟必须处于高阻抗状态？ 器件中的晶体管或二极管是否损坏？
3) 3) TI 过去是否收到过其他人的此类损坏报告？
此致、
Ohhashi 女士
