[参考译文] AM5728：DSP 访问延迟

AM57x 团队已收到通知。 他们将在这里作出回应。

延迟路径有两个段：
DSP CorePac：我们需要确定是使用 DSP 主设备写入 SPI、还是使用内置 DMA；
2. L3互连：QoS 配置由带宽调节器、带宽限制器和 MFLAG 的组合管理。 有关这些设置、请参阅第14.2.3.3-12.2.3.5节。
您能否确认使用或计算的数据是否由另一个处理器内核准备、即它是否已经与 DSP 保持缓存一致？
此致
Jian

让我检查一下、在幅度/范围方面、SPI 写入是否有任何默认设置的测量数据。
我将假定：
1. DSP 将主设备写入 SPI 区；
2. SPI 区将配置为不可缓存的外设空间，并绕过 MMU；

关于从外部存储器中提取 DSP 数据的说明、请进一步澄清：
您提到的数据以100字节的块的形式引入、您是否考虑在 DSPSS 中使用288KB SRAM？
2.您在考虑高速缓存和 SRAM 之间的 DSP L2配置是什么？

Jian

您提出的关于 DSP 写入 SPI 的假设是可以接受的。

关于从外部存储器提取 DSP 数据：

必须以时间确定的方式处理的整个数据集不适合于 DSP 的 SRAM。

因此、我认为数据将直接从外部存储器消耗、而无需首先复制到 DSP 的 SRAM。

但是、如果您建议一个设计、其中可以将大量数据块从外部存储器移动到 DSP SRAM、同时也可以这样做

DSP 正在从 SRAM 中读取和处理100字节的块、我非常想听到它。  在本例中、

重要的是、一旦 DSP 处理开始、数据必须在已知的最大延迟内可用、即  

(背景)数据从外部存储器移动到 SRAM 一定不能为 DSP 访问 SRAM 引入额外的访问延迟。

关于高速缓存和 SRAM 之间的 DSP L2配置、我希望在给定用例的情况下、您可以提出建议。

非常感谢 Jian。