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[参考译文] AM5728：DSP 访问延迟

admin
Guru**** 2589280 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/638586/am5728-dsp-access-latencies

器件型号：AM5728

我正在考虑一个 DSP 内核应用、它从外部存储器访问数据、应用计算、然后在 McSPI (L4)模块上生成控制输出。  McSPI 将以10微秒的间隔写入。

假设计算所需的时间小于1微秒、并以小块(100字节)获取数据。  在访问外部存储器和 SPI 外设方面，我可以依赖什么级别的确定性？  换言之，访问外部存储器和 SPI 时的最大延迟是多少？

我们将让 ARM MPU 运行其自己的控制应用程序、以访问各种 L4外设。

L3_main 互连的“实时硬件运营商的 QoS 管理，同时保持 CPU 对内存资源访问的最佳内存延迟”(TRM 14.2.1)如何支持这种情况？

对于这种类型的操作、推荐的设计/实施模式是什么。

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    TI__Guru**** 2589280 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    AM57x 团队已收到通知。 他们将在这里作出回应。
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    TI__Guru**** 2589280 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    延迟路径有两个段：
    DSP CorePac：我们需要确定是使用 DSP 主设备写入 SPI、还是使用内置 DMA；
    2. L3互连：QoS 配置由带宽调节器、带宽限制器和 MFLAG 的组合管理。 有关这些设置、请参阅第14.2.3.3-12.2.3.5节。
    您能否确认使用或计算的数据是否由另一个处理器内核准备、即它是否已经与 DSP 保持缓存一致？
    此致
    Jian
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    TI__Guru**** 2589280 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    感谢您的发帖。

    您能否详细说明一下"DSP 主器件写入 SPI "和"内置 DMA"之间的预期延迟差异？

    就时钟周期而言、我应该在这两种情况下预测多大的访问延迟(最小值和最大值)？

    您指向的 TRM 段(14.2.3.3-14.2.3.5)似乎非常复杂。  

    在默认设置下、我应该期望外部存储器存取(通过 DSP)的不同级别？

    DSP 用于计算的数据由另一个处理器内核准备、但在 DSP 开始处理之前、所有数据都是一次性准备的。

    整个数据将不能放入 DSP 缓存中。

    谢谢 Jian。

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    TI__Guru**** 2589280 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    让我检查一下、在幅度/范围方面、SPI 写入是否有任何默认设置的测量数据。
    我将假定：
    1. DSP 将主设备写入 SPI 区；
    2. SPI 区将配置为不可缓存的外设空间，并绕过 MMU；

    关于从外部存储器中提取 DSP 数据的说明、请进一步澄清：
    您提到的数据以100字节的块的形式引入、您是否考虑在 DSPSS 中使用288KB SRAM？
    2.您在考虑高速缓存和 SRAM 之间的 DSP L2配置是什么？

    Jian
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    TI__Guru**** 2589280 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您提出的关于 DSP 写入 SPI 的假设是可以接受的。

    关于从外部存储器提取 DSP 数据：

    必须以时间确定的方式处理的整个数据集不适合于 DSP 的 SRAM。

    因此、我认为数据将直接从外部存储器消耗、而无需首先复制到 DSP 的 SRAM。

    但是、如果您建议一个设计、其中可以将大量数据块从外部存储器移动到 DSP SRAM、同时也可以这样做

    DSP 正在从 SRAM 中读取和处理100字节的块、我非常想听到它。  在本例中、

    重要的是、一旦 DSP 处理开始、数据必须在已知的最大延迟内可用、即  

    (背景)数据从外部存储器移动到 SRAM 一定不能为 DSP 访问 SRAM 引入额外的访问延迟。

    关于高速缓存和 SRAM 之间的 DSP L2配置、我希望在给定用例的情况下、您可以提出建议。

    非常感谢 Jian。