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器件型号：DRA712 尊敬的香榭丽舍
我没有找到关于 DDR3时钟的明确声明来寻址和控制信号或数据信号。
但是、由于时钟处于地址和控制信号的网络类别中、我假设 DRA712数据表中的表7-34就是所有需要尊重的内容。 因此、如果只连接一个 DDR3存储器、时钟和地址控制信号之间的最大偏差将为29ns (CARS32)。 请确认。
我对表7-34中的 CARS31和 CARS315有点困惑、它应该指定最大值 布线长度。
对于 CARS31、它是500ps 对于 CARS315、它是1020ps。 我假设 CARS31是曼哈顿距离、CARS315是"现实"距离。 但是、注释 A 指出："假设 A8为最长、则平静= CACLMY + CACLMX + 300mil。 额外的300密耳允许向下布线至低于 DDR3存储器、然后返回到 A8。'
那么、我应该为 DDR3 CLK 和地址控制线使用的最大长度是多少？ 是1020ps 还是500ps + 300mil？
谢谢、此致、
1和0
