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器件型号：AM3352 你(们)好。
我知道数据表中提到了 DDR3L 布局指南、但有些方面我不太清楚。
希望了解以下信息。
1) 是否应将 CLK 控制为100欧姆差分对？
CK/CKn、UDQS/UDQSn、LDQS/LDQSn
CLK 上的最大长度是多少？
相同对的长度匹配情况如何？
线对到线对的长度匹配情况如何？
2) 是否应将地址行控制为50个单端地址？
地址线上的最大长度是多少？
每个地址行的长度匹配情况如何？
地址与时钟的长度匹配如何？ 我们需要它吗？
3) 数据线路是否应被控制为 50个单端？
数据线上的最大长度是多少？
每条数据线的长度匹配情况如何？
数据与时钟的长度匹配如何？ 我们需要它吗？
谢谢
