[参考译文] AM1806：评估 DDR_DQGATE0和 DDR_DQGATE1

您好！

我们将对此进行研究。

此致、
Yordan

Hideaki-San、

我将询问您的问题。

电路板是否具有串联端接电阻(典型值为10欧姆)？ 驱动强度是多少？

此致、
标记

Mark、
非常感谢。 非常清楚。

Mark、

请原谅我的匆忙...

问题3.
何时使用或评估信号｛DDR_DQGATE0和 DDR_DQGATE1｝？
根据您的问题2回答、我认为 DDR_DQS 随时可以工作、但请允许我确认。

问题4.
请帮我解决困惑。 我认为 DDR_DQS[1：0]足以控制读取 FIFO、但该器件需要额外的信号 DDR_DQGATE[1：0]？ 我无法向 客户经理澄清。

问题5.
我的客户很高兴看到一个方框图来显示 DDR_DQGATE1如何控制读取 FIFO。 我无法从 AM18xx TRM 中找到、但您知道吗？ 此问题 与第3季度和第4季度有关。

问题6.
我的客户发现波形 在引导时间看起来更好。 执行 用户代码时、我被要求解释为什么波形与问题1波形不同。 您是否同意、如果 SDCR.DDRDRIVE[1：0]在引导时间中的默认值为零、这是可能的？

 DDR_DQGATE0波形(引导时)- GND 点被电压和时间剥夺所移。 0.5V/div、10nsec/div。

 DDR_DQGATE1波形(引导时)

Hideaki-San、

DDR 的设计师本周已不在办公室、但我将在下周跟进他的这些问题。

Q3：我们认为每次读取 DQGATE 都会被使用。

Q4：DQS 将读取的数据时钟移入 FIFO。 DQGATE 是对该 FIFO 的使能、用于防止假信号在垃圾中计时。 您是否验证了往返路线？ 是否已对串联电阻器进行了解决方案测试？

问题5：我将在下周询问设计人员是否存在任何方框图。

Q6：客户能否在引导后立即读取这些 DDR 寄存器(如 SDCR.DDRDRIVE[1：0])、以便将它们与配置方式进行比较？ 不同的设置可能是 DQGATE1上出现毛刺的原因。 必须避免这些干扰。

如果我没有得到更多的答案、下周提醒我。

希望这对您有所帮助、
标记

Mark、
很抱歉、让我将我的解释和问题更正为 Q6-2。

[更正]

(良好/不良好)波形的条件不是(在初始化之前/之后)、而是(调试运行/独立)。
也就是说、当用户程序由 CCS 调试按钮启动时、DDR_DQGATE 波形得到改善。

[常见条件]

SDCR。 DDRDRIVE[1：  ~= 1 μ s 半强度。

当用户程序完成初始化并达到正常操作时捕获波形。

操作系统是 TI-RTOS 以外的 RTOS。

问题6-2： (让我修改我的问题6)
您能否建议仅在调试运行时能够提供更好的 DDR_DQGATE 波形的寄存器位？

Mark-San：

仅供参考 Q6-2。

我要求 我的客户比较 TRM 第14.4章中列出的 DDR 寄存器、但没有发现。

- case1：debug-run：调试由错误按钮启动。

-案例-2：独立：XDS 探针已接线、但会话已禁用。 让目标独立运行后、右键单击 TargetConfigration、connect、暂停 ARM 内核。 (严格地说、它不是读取 fom 独立目标。)

Mark、

感谢您耐心等待这段漫长的线程。

我能问你 一些更明确的词语来达成一致吗？

您在 Mar16上的帖子对我说：

- DDR_DQGATE1只是解除 DDR_DQS[1：0]的掩码。 它不为 FIFO 计时。  (它不会锁定 DDR_D[]。)

-它是 DDR_DQS[1：0]来为 DDR_D[]计时或让 FIFO 锁存 DDR_D[]。

鉴于这一点，尽管它接近问题1，但：

问题7. 我认为仅 DDR_DQGATE1干扰不是问题。 你同意吗？

问题8. 我的客户是否可以按原样使用 DDR_DQGATE1波形？ (如果没有数据损坏)

您好、Nambu-San、

我已经向设计人员提出了您的问题。

如果只使用 DQGATE1来解锁 DQS、使其不受锁存数据进入 FIFO 的影响、那么只要 DQS 没有噪声、干扰就可能不是问题。 但是、如果还使用 DQGATE1的上升沿和下降沿、则干扰可能是一个大问题。
让我们等到下周、看看设计人员会发现什么。

此致、
标记

您好、Nambu-San、

据我们所知、DQGATE1是一种电平敏感信号。 它用作与门的一个输入、其中另一个输入是 DQS 选通。 因此、只要 DQGATE1处于高电平、与门就允许 DQS 通过 FIFO 并将数据锁存到 FIFO 中。

DQGATE 上的毛刺脉冲会打开与门。 如果 DQS 信号在 DQGATE1超过阈值以打开栅极时呈高阻态、则它可能会向内部电路发送干扰、导致触发器锁定错误数据。

如果客户确信 DQGATE1的这些非单调沿期间 DQS 为静态低电平、则可能永远不会出现任何问题。 但不建议在 DQGATE1上产生干扰。

他们是否有任何同时显示 DQS 和 DQGATE1的示波器照片？ DQGATE1至 DQS 的相对时序是否因电路板而异？

是否无法通过驱动强度设置来减小或消除非单调边缘？ 引导加载程序运行时、DQGATE1信号如何清除？

此致、
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