[参考译文] TMS320C6678：VCNTL[3：0] VID 接口时序

爱德华

1.它是否仅在 VCCIO_18被施加并且 VCNTL3变为高电平(换句话说、它等待上拉电阻)后才启动？

请确保遵循数据手册中定义的电源、时钟和复位排序。  在 PORz 和 RESETFULLz 被拉为高电平之前、所有电源必须按正确的顺序有效。  然后、VCNTL 引脚将在一段时间后向 VID 值发送信号。  因此、在 VCNTL 引脚开始其序列之前、上拉电阻器就处于活动状态。

2.如果是- CVDD 和 VDDIO_18之间允许多长时间的延迟(CVDD 在1.1V 默认启动电压下可以保持多长时间)？

请参阅所需的电源序列。

3.如果不是-谁启动6位传输/VCNTL3下降沿(例如 LM10011)？ 由于上拉电阻、VCCIO 是否必须在 CVDD 之前提供？

见上文。

Tom

爱德华

是的、当器件保持 PORz 或 RESETFULLz 复位时、VCNTL 引脚未定义。  这些引脚上的信号将在所有电源有效后和器件复位释放后发出。  一些设计需要在 VCNTL 输出和电源之间添加逻辑、以防止在上电序列期间产生的毛刺脉冲锁存错误的 VID 值。

图7-5简单地表明、CVDD 必须在一段时间前达到其最终值。  此图中的 CVDD 时序是关于在 VCNTL 引脚上提供 VID 值后将 CVDD 调整为 SRV 电平。

Tom

爱德华

只要延误时间不长，这项计划是合理的。  请参阅上图7-3中的注释：

Tom