您好、Kurt、

请参阅以下章节：
对于 DDR、请参阅第6.11.3.3节 PCB 堆叠至第6.11.3.12节 DDR2/mDDR 边界扫描限制
对于 SATA、请参阅第6.14.2.3节 PCB 堆叠规格至第6.14.3节 SATA 未使用信号配置
对于 USB：第6.20.1节 USB0 [USB2.0]电气数据/时序。

此致、
Yordan

0 admin 7 年多前

TI__Guru**** 2540720 points

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您好、Yourdan、

感谢您提供参考。

但是...这些文档是在...中的什么文档？

Kurt

0 admin 7 年多前

TI__Guru**** 2540720 points

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您好、Kurt、

抱歉、以下是数据表的链接：
www.ti.com/.../tms320c6748.pdf

此致、
Yordan

0 admin 7 年多前

TI__Guru**** 2540720 points

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好的。找到 sprs590g 中的段。

第6.20.1节基本上是时序数据和时序图。 " PCB 布局规格"似乎有点稀疏。 6.20.1如何可能提供足够的信息来消除"执行电气分析的需要"？

0 admin 7 年多前

TI__Guru**** 2540720 points

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您好、Kurt、

请参阅以下资源、了解 USB2.0布线指南和一般的高速布线。

TMS320C674x/OMAP-L1x USB 合规性检查清单- http://www.ti.com/lit/an/sprab17/sprab17.pdf

《高速接口布局指南》- http://www.ti.com/lit/an/spraar7g/spraar7g.pdf
-针对 USB2.0的几个建议
－图13。 USB2差分信号间距(mil)

高速 PCB 布局技术- http://www.ti.com/lit/ml/slyp173/slyp173.pdf

[编辑]-一般规则：

计划首先在顶层布置 USB 差分对信号、如果可能的话
避免残桩、差分对长度不匹配或阻抗不匹配
避免 DP/DM 迹线中的任何分立式组件(USB.org 认可的 ESD 组件除外)

希望这对您有所帮助、
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0 admin 7 年多前

TI__Guru**** 2540720 points

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感谢 Mark、这些链接中的一个是新链接。

在 sprs590g 的第6.20.1节中、表6-91第10号、Z DRV -这是什么 Z DRV？和 Z INP？

0 admin 7 年多前

TI__Guru**** 2540720 points

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您好、Kurt、

Z DRV 是输出阻抗(单端)、标称值为45欧姆。差分阻抗(在互补 DP 和 DM 迹线之间)为双倍、标称值为90欧姆。当您为 PCB 制造厂家指定布线阻抗时、这些特性非常有用。如果您将布线阻抗与输出阻抗匹配、则引脚与布线结之间的信号反射将最小化。信号失真也被最小化。
可以使用以下在线工具计算布线阻抗： www.eeweb.com/.../edge-coupled-microstrip-impedance
但 PCB 公司将自行计算并调整布线分离和宽度。

Z INP 是输入的输入阻抗。高输入阻抗(比源阻抗高的数量级)可防止任何分压器对输入信号的影响、从而使最大电压摆幅以最小的电流消耗传播到输入中。

希望这对您有所帮助、
标记

处理器（参考译文帖）

处理器（参考译文帖）(Read Only)

[参考译文] TMS320C6748：USB 2.0 PCB 布局