我们在带有 Micron MT53E512M32D1ZW-046 AUT:B IN D (简称)项目的 TDA4VM 电路板上测试了 DDR DQ 写眼图失败(如下图1所示)。 通过对比之前的 L 项目 TDA4VM 与 MT53E1G32D2FW-046 AAT：A (如下图2所示)的精细眼图、我发现主要原因是 DQS 的中心点不在 DQ 写入眼图的中间。 D 工程 SPRACU8B_Jacinto7_DDRSS_RegConfigTool 的值已由 Micron FAE 检查确定。
我们的另一个项目 H 也有同样的问题。 H 项目是 TDA4VM、MT53E1G32D2FW-046 AAT：B
今天我把 MT53E1G32D2FW-046 AAT：A 更改为 D 项目电路板，使用相同的 D 项目软件测试通过了 DDR DQ 写眼图(如 下面的图3所示)，所以我有点困惑。 相同的软件、相同的 PCB、不同的 LPDDR4器件型号、仅 MT53E1G32D2FW-046 AAT：DDR 可以通过 DDR DQ 写眼图。
请帮助改善 D 项目上的 DDR DQ 写眼图,即带 Micron MT53E512M32D1ZW-046 AUT:B 的 TDA4VM
在测试眼图时、我们按照 E2E 的建议关闭了 DQ 训练函数、以防止细线穿过眼部中间。 下面是有关如何关闭 DQ 培训的链接。 TDA4VM-Q1：TDA4VM-Q1 -处理器论坛-处理器- TI E2E 支持论坛 
LPDDR4 使用未匹配的 DQS 到 DQ 路径、存在 tDQS2DQ 偏移。 如何在测量中考虑这一点？
随附的是 Micron 为我们测试的 DDR SI 报告、该报告表明 CA1的 tCIVW-R 时间超出了标准。 TI 是否可以通过任何方法优化该时间参数？ 顺便说一下、在 Micron 测试期间、DDR 插入器 在成功启动之前焊接了两次。 他们认为 CA1的 TCIVW-R 异常导致第一次焊接无法正常开始。 眼图测试报告中的 DQS 和 DQ 没有发现问题,但在我看来, tDQS2DQ 这个时间参数应该接近0.5UI 的整数倍是最好的。 需要注意的是、在过去测试的其他项目的完全通过报告中、此参数接近0.5UI。
此外,Micron 实验室帮助我们进行交叉测试, 编程其他项目软件版本,可以通过 DDR 测试 到这个有问题的板上,而测试 CA1的 tCIVW 在左侧更改为异常。 测试结果如下图所示。 CS0正常。 
