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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1306634/tda4al-q1-what-percentage-of-the-ddr-bandwidth-can-be-utilized-by-the-a72
你好
A72可以利用多大比例的 DDR 带宽？ 并且 可以更改百分比？
您好！
此问题是否有任何进展？谢谢
您的问题是、与系统中的其他内核相比、A72 DDR 事务如何优先处理？
此致、 凯文
如果所有 DDR 带宽均为10GB/s，那么 A72可以使用的带宽是多少？ 并可以更改 A72可以使用的带宽？
据我所知、这将取决于系统中其他部分正在做什么、以及事务的优先级如何。
换句话说、如果 A72是访问 DDR 子系统的唯一内核、那么 DDR 控制器不应在挂起读取和写入请求时处于空闲状态。 如果有多个内核同时访问 DDR 子系统、则来自 A72的读写可能会延迟、而 DDR 控制器会处理来自其他内核的其他读取和写入。
但我发现、即使只有 a72起作用、a72也无法 完全使用所有 DDR 带宽。
A72 L2存储器接口没有足够的事务跟踪容量来充分利用 TDA4VL 上的 EMIF 带宽。 TI 确实最大了 L2 FEQ (来自 ARM 的 A72配置选项)、这将导致 TI 采用某些其他供应商的 A72、但其 BW 设计受限。 如果要对 EMIF 施加压力、则需要运行多启动器测试。 同时执行 A72+DRU 提取的组合可能会达到 EMIF 限制。
我们是否可以 配置一些寄存器来增加或减少 a72可以使用的 DDR 带宽？
您好
并可以 配置一些寄存器来增加或减少 a72可以使用的 DDR 带宽吗?
不存在、此类寄存器不存在。
