[参考译文] 在 PDK 中、来自 DSP 的 DDR3A 存储器读写周期比 MCSDK 慢

Phaneesh、

是的、MCSDK 确实比 Processor SDK 6.3更稳健、更快速。

从软件设计的角度来看、此 MCSDK 特定于 KeyStone II 器件、例如 K2E、K2H 等。

但 Processor SDK 6.3是一个通用的软件设计,旨在涵盖所有 Keystone I ( C6655/57, C6678 )和 II 器件 (K2E, K2H )以及更多其他系列的器件。  同样、处理器 SDK 的文档也是通过通用方式进行维护的、以支持/涵盖更多器件。

原因可能是... 易于开发、迁移、维护等...   单个基本 SDK 对于所有处理器平台通用。

--------

客户仍可以选择 MCSDK 3.0进行开发。 但与 Processor SDK 6.3相比、E2E 的支持将受到限制。

此致

尚卡里

尊敬的 Shankari：

      实际上、我们想要访问 Security Accelerator、所以我们将迁移 到 PDK 06-03、否则、正如您所说、MCSDK 就很好了。

      此外、 在 PDK 中、DSP 和 ARM 都可以同时访问 QMSS、因此我们不知道如何提高 DDR 性能、您有关这方面的输入将会很有帮助。

此致、

法尼什·阿

Phaneesh、

对于安全加速器、MCSDK 使得所有软件测试都成功运行、并包含吞吐量详细信息。

但是、最新的处理器 SDK 6.3没有适用于安全加速器的有效软件示例程序。 它有一些测试失败与框架错误等... (我个人通过在 TI EVM 上运行亲身体验了这一过程。)

此外、 在 PDK 中、DSP 和 ARM 都可以同时访问 QMSS、因此我们不知道如何提高 DDR 性能、您有关这方面的输入将会很有帮助。

此致、

[/报价]

为此、我们可能必须比较 MCSDK 和 PDK 的软件架构、并临时做。 虽然不是一件容易的事…… 因为这两个软件包都是完整的。

但是、尽管如此、人们可以专注于 DDR 初始化、配置和具有依赖软件组件(如 CSL 版本、SYSBIOS 版本、 两个 SDK 之间的其他库产品版本)的应用程序的软件流程部分、然后尝试临时做...

此致

尚卡里

尊敬的 Shankari：

          我们对您的回复不是很有信心,我们只知道为什么 PDK 的存储器存取比 MCSDK 更慢,以及更早当我们向 TI 寻求 MCSDK 方面的支持时,他们告诉我们迁移到 PDK 获得 TI 的适当支持, 再次强调、我们无法返回到 MCSDK。

此致、

法尼什·阿

Phaneesh、

我预测这两个软件的性能,功能和可用性- MCSDK 与处理器 SDK,"原样"...

事实上、对于 MCSDK 等较旧的软件包、软件开发、维护和支持是冻结和限制的。

对于所有处理器器件、Processor SDK 6.3是最新版本。 该 SDK 目前由该论坛提供支持。

--

我在这里提供了一些额外的信息。。。

请注意安全加速器及其所有的测试列表——大约7个测试——在 MCSDK 3.1版本中运行良好——

"SA_UnitTest_K2EBiosTestProject -  MCSDK 3.1 on K2E EVM---( 为泰勒斯公司的一位客户，我支持他们在 KeyStone - II 设备----例如，K2E 板上改进吞吐量性能。) 它也是 K2H 的同样基本代码。。。

我们能不知道为什么 PDK 中的内存访问速度比 MCSDK</quote]慢

在通过 MCSDK 和处理器 SDK 进行测试时、请检查 PLL 设置、内核频率和 DDR3输入时钟是否相同。

请详细说明您使用哪些示例程序来测试 MCSDK 和 Processor SDK 6.3上的 DDR3。

让我从最后开始尝试一下,看看为什么它更慢……

此致

尚卡里

您好！

    我已将下面的测试代码附加到我们正在 DSP 内核上运行的测试代码中，以检查 PDK 和 MCSDK 中的 DDR 读写周期。  

请在您测试此代码后告知我们

/*
 *  ======== main.c ========
 */

#include <xdc/std.h>

#include <xdc/runtime/System.h>

#include <ti/sysbios/BIOS.h>

#include <ti/sysbios/knl/Task.h>

#include <ti/sysbios/family/c64p/Hwi.h>
#include <ti/sysbios/family/c64p/EventCombiner.h>

#include <xdc/runtime/Error.h>
#include <ti/ipc/Ipc.h>
#include <c6x.h>

#pragma DATA_SECTION(L2SramBuffer_Wr,".const");
#pragma DATA_ALIGN(L2SramBuffer_Wr, 64)
unsigned int  L2SramBuffer_Wr[1024*12];


#pragma DATA_SECTION(L2SramBuffer_Rd,".const");
#pragma DATA_ALIGN(L2SramBuffer_Rd, 64)
unsigned int  L2SramBuffer_Rd[1024*12];


#define UIO_ENABLE

#ifdef UIO_ENABLE
#define IPCGRARM_REG 0x02620264
#else
#define IPCGRARM_REG 0x02620260
#endif



#define L1IF_RSP_PING_INTERRUPT_NUM         5
#define L1IF_RSP_PONG_INTERRUPT_NUM         8


int ui32NuminterruptsSent = 0, ms =0;
unsigned int t1 = 0;
unsigned int  cur_time = 0,prev_time = 0;
unsigned int max_int_time = 0;
unsigned int min_int_time = 1000000;
unsigned int timeDiff = 0;

unsigned int start_time  = 0;
unsigned int end_time = 0;






/*
 *  ======== taskFxn ========
 */
Void taskFxn(UArg a0, UArg a1)
{
    System_printf("enter taskFxn()\n");
    Uint16 ui16test = 0;
	
    Task_sleep(10);
	
    System_printf("exit taskFxn()\n");
    while(1)
    {
        ui16test++;
    }
}

void Interrupt_isr(void)
{

    ResponseInterrupt_ARM(L1IF_RSP_PONG_INTERRUPT_NUM);
    ui32NuminterruptsSent++;

}



void ResponseInterrupt_ARM(int id)
{
    volatile unsigned int* arm_pntr;
    arm_pntr = (volatile unsigned int*)IPCGRARM_REG;
    *arm_pntr = (0x01<<id)|(0x01);
}


#if 0
Int main()
{
   System_printf("hello world\n");

   /*
    *  normal BIOS programs, would call BIOS_start() to enable interrupts
    *  and start the scheduler and kick BIOS into gear.  But, this program
    *  is a simple sanity test and calls BIOS_exit() instead.
    */
   BIOS_exit(0);  /* terminates program and dumps SysMin output */
   return(0);
}
#endif




/*
 *  ======== main ========
 */
#if 1
Int main()
{ 
    Int32 status;
    Hwi_Params hwiAttrs;
    int ii, jj = 0;
    int kk=0;
    /*
     * use ROV->SysMin to view the characters in the circular buffer
     */
    System_printf("enter main()\n");


    while ( 1 ) {

        start_time = TSCL;

        for (ii = 0; ii< (1024*3) ; ii++) {
            L2SramBuffer_Wr[ii] = (0x00000000+ jj+ ii);

        }

        jj++;

        for (ii = 0; ii< (1024*3) ; ii++) {
            L2SramBuffer_Rd[ii] = L2SramBuffer_Wr[ii];

        }
        end_time = TSCL;

        if( (end_time - start_time ) >= max_int_time  ) {
            max_int_time = (end_time - start_time );
        }

        kk++;
        if ((kk%10000) == 0) {
            kk = 0;
        System_printf("Cycles for the DDR Copy  %d\n",max_int_time );
        }










    }
#if 0
    status = Ipc_start();
    if (status < 0)
    {
        System_abort("Ipc_start failed\n");
    }

    while (1) {
        ResponseInterrupt_ARM(L1IF_RSP_PING_INTERRUPT_NUM);
        cur_time = TSCL;
        System_printf ("Interrupt Frequency = %d\n", (cur_time - prev_time) );
        prev_time = cur_time;



        ms = 1;
        t1 = TSCL;
         while(1)
         {



                timeDiff = (TSCL - t1) ;
                if( timeDiff  >= (ms*1200000) )
                {
                    if (max_int_time <  timeDiff ) {

                        max_int_time = timeDiff ;

                    }
                    if (min_int_time >  timeDiff ) {

                        min_int_time =  timeDiff;
                    }
                    break;
                }
          }

    }
#endif
#if 0
    EventCombiner_dispatchPlug (105, Interrupt_isr, NULL, TRUE);
    EventCombiner_enableEvent(105);

    /* Map the event id to hardware interrupt. */
    Hwi_eventMap(5, 105);

    /* Enable interrupt. */
    Hwi_enableInterrupt(5);
#endif
#if 0

    Hwi_Handle hwi0;
    Hwi_Params hwiParams;
    Error_Block eb;
    Error_init(&eb);
    Hwi_Params_init(&hwiParams);
    hwiParams.arg = 1;
    hwiParams.eventId = 105;
    hwiParams.maskSetting = Hwi_MaskingOption_SELF;
    hwi0 = Hwi_create(5, Interrupt_isr, &hwiParams, &eb);
    if (hwi0 == NULL)
    {
        System_abort("Hwi create failed");
    }
#endif
#if 0
    BIOS_start();    /* does not return */
    return(0);
#endif

}
#endif

谢谢。

法尼什·阿

请在 MCSDK 和 Processor-SDK 上上传完整的 CCS 项目。

或

向我指出您在 MCSK 和 PROCESSOR-SDK 上使用的示例的名称

此致

尚卡里

Phaneesh、

尝试在 K2H 板上使用此 DDR3测试代码、并让我了解性能。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1244930/faq-tms320c6678-ddr3-read-write-test-code-or-how-to-do-ddr3-test-on-c6678-evm-or-k2h-evm-board

此致

尚卡里

Shankari、

         该附加文件 test.rar 是用于 DDR 测试的完整项目我们 TI 尚未采用该示例程序 我们创建该项目以进行测试您可以尝试该项目、 PDK 和 MCSDK 中的 PLL 频率和 PPL 寄存器设置相同附加的文本文件是 MCSK 和 PDK PLL 配置和频率之间的比较、如果缺少任何配置、请告知我。

.e2e.ti.com/.../PDK_5F00_bring_5F00_upDDR3.txt

       e2e.ti.com/.../4174.test1.rar

我将查看您已共享的链接。

此致、

法尼什·阿

Phaneesh、

在您的第一篇文章中，您说， 它是 DSP... 但日志说,它是 ARM ... ！！  

本次 DDR3测试使用的是哪个内核？   --> ARM 或 DSP？ ？

当你指的是内核-->是 DSP 上的 SysBIOS/RTOS 内核吗？ 或 ARM 上的 Linux 内核？

让我来比较一下您的 MCSDK 和 Processor SDK 的 clk 配置。。。 并返回

请运行 我共享的 DDR3测试代码，并让我知道读/写周期...

此致

尚卡里

您好！    

  我们在 ARM 端使用 RT Linux 内核，但我分享的测试项目将在 DSP 内核上运行， 因此、使用 MCSDK Linux 内核可以对 DDR3A 进行 DSP 读取和写入 周期、但使用 PDK Linux 内核时、与 MCSDK Linux 内核相比、对 DDR3A 进行读取和写入周期的相同 DSP 示例的性能慢3倍。

谢谢。

法尼什

Phaneesh、

MCSDK 或 PDK 中没有适用于 DSP 内核的 Linux 内核。

MCSDK 和 PDK 中提供的 Linux 内核只能在 ARM 内核上运行。

--

在 MCSDK 或 PDK 中、有针对 DSP 内核的 SYSBIOS 和针对 ARM 内核的 Linux。

此致

尚卡里

您好！

    我知道没有适用于 DSP 的 Linux 内核，看一下我们在 DSP 上运行 RTOS，在 ARM 上运行 RT Linux，当 MCSDK Linux 在 ARM 上运行并且 DSP RTOS 示例将访问内存地址时，读取和写入周期似乎是可以的。 对于相同的 DSP 内核应用程序存储器，当 PDK Linux 在 ARM 上运行时，存取会更慢。

由于 DDR 配置是由 u-boot 或 Linux 端的内核源完成的，因此我们认为，与 MCSDK 相比，我们可能在 PDK Linux 中遗漏了某些部件，因此我们检查了 DDR 配置(phy 寄存器转储) 和 PLL 配置是相同的在 MCSDK 和 PDK 上,仍然我们不知道我们缺少什么。

您分享的示例项目链接我们看到了这些图片。

在 PDK Linux 内核中、即 DSP 内核输出。

[C66xx_0]开始 DDR3存储器测试(修订版1)
关闭 L1数据缓存。
关闭 L2高速缓存。
正在启动 DDR3A 内存测试...
测试脉冲1
测试脉冲2
测试脉冲3
测试脉冲4
测试脉冲5
测试脉冲6
测试脉冲7
测试脉冲8
测试脉冲9
测试脉冲10
测试脉冲11
测试脉冲12
测试脉冲13
测试脉冲14
测试脉冲15
测试脉冲16
测试脉冲17
测试脉冲18
测试脉冲19
测试脉冲20
内存测试完成。

在 MCSDK Linux 内核中，DSP 内核输出

[C66xx_0]开始 DDR3存储器测试(修订版1)
关闭 L1数据缓存。
关闭 L2高速缓存。
正在启动 DDR3A 内存测试...
DMA1读取错误@ 80000000、读取周期0。 预期值：000000000000、获取：c021b064ffffff
DMA1读取错误@ 80000008、读取周期0。 预期：01010101010101、获取：c04b698c41000000
DMA1读取错误@ 80000010、读取周期0。 预计：0202020202020202，获取：de8fe000de8fe000

有时它工作,但崩溃在中间.

[C66xx_0]开始 DDR3存储器测试(修订版1)
关闭 L1数据缓存。
关闭 L2高速缓存。
正在启动 DDR3A 内存测试...
测试脉冲1
测试脉冲2
测试脉冲3

它在这里崩溃了。

谢谢

法尼什· 阿

Phaneesh、

让我用 MCSDK 和 PDK 试用 DDR3_EDMA 测试代码、一两天内即可找回。

此致

尚卡里

e2e.ti.com/.../DDR_5F00_phy_5F00_emif_5F00_regdump.zip

您好！

       我们在此处使用您的代码进行了测试、结果如下所示。

MCSDK DSP 代码以及 ARM 上的 MCSDK 内核
2951451400个周期刻度

 ARM 上的 PDK DSP 代码和 PDK 内核
79436445764周期节拍

ARM 上的 PDK DSP 代码和 MCSDK 内核
10456641560个周期节拍

我们不知道为什么它在我们的 PDK Linux 上花费这么多的时间相比你的,我可以得到你的设备树.dtb 文件,所以我可以验证是否任何配置出现了问题.

我还分享了2个 shell 脚本、它将为您提供 DDR phy 和 EMIF 寄存器转储、您可以在 PDK 内核中运行这些脚本、请分享日志。

谢谢。

法尼什·阿

Phaneesh、

我已经在帖子中说过、

请注意、不 使用操作系统(SYSBIOS/ RTOS)。 这只是一个包含 CSL 头文件的裸机代码。

为了缩小问题的范围、请检查裸机代码及其配置。

如果您的结果与我的结果匹配、您可以进一步比较裸机代码与[代码+操作系统代码]之间的 DDR3寄存器转储。

此致

尚卡里

尊敬的 Shankari :

           我们需要使用运行在 ARM 上的操作系统进行测试，因为我们知道 Linux 将配置为 DSP 内核保留的所有时钟、DDR 和内存区域，因此我们看到了在 ARM 上运行 PDK RT Linux 的问题。 但是、如果我们在没有任何操作系统的情况下运行裸机、它将有何帮助？ 我们好像知道、针对 DDR 的单独 DSP 读取和写入周期运行良好、但是对于 Linux、我们需要您提供一些指针。

谢谢

法尼什

Phaneesh、

当您测量时间时，使用哪个内核通过 DDR3传输数据？ DSP 内核 还是 ARM 内核或两者都是？

——

请提供您的软件包的程序和步骤吗？ 这样我就可以在我的设置中进行同样的实验？

或

您能否上传 MCSDK 和 PDK 的源代码和程序，以便在设置中进行实验？

如果可以使用 PDK RT Linux 和 MCSDK 中提供的示例完成此实验，请向我指出示例名称和软件包版本。

——

通过上面的结果、

1.在您的 zip 文件中、没有寄存器转储。 它只有用于生成寄存器值的 shell 脚本。

2.布置寄存器转储。  

--------

我有另一个建议给你:-

首先，只使用 不带 DSP 内核的 ARM 内核来读/写 DDR3。 -对于 MCSDK Linux 和 PSDK Linux -并测量时间。

这样、我们可以轻松地缩小一点...

此致

尚卡里

您好！

     我们在 ARM 上运行 Linux，在 DSP 上运行 RTOS，u-boot 和 Linux 内核正在配置 DDR3 EMIF 和 phy 寄存器以及 PLL 时钟寄存器，在 DSP 端，我们正在使用 mpm 服务从 JTAG 或通过 Linux 文件系统加载 DSP 代码， 这是我们的软件设置。

因此、使用上述设置、我们将测试 DSP 负载、该负载将数据写入 DDR 存储器并对其进行回读。在我们的示例中、这被视为一个周期、我们将写入和读取高达4MB 的数据。

我们正在使用的 DSP 代码是相同的,但唯一的变化是 RT Linux ,如果 MCSDK RT Linux 正在运行 DSP 写入和读取 DSP 需要503349个周期, 如果 PDK RT Linux 正在运行、则 DSP 将花费1696787个周期在相同的 DDR 位置读取和写入相同的4MB 大小。

注意：-我们使用的测试代码在任何 TI RTOS 示例中都不可用。

我们创建的测试项目已在上述文章中共享该文件的名称是4174.test1.rar。

在您的 K2HK EVM 中的步骤很简单,首先加载 MCSK Linux 内核,同时构建我共享的项目,并通过 JTAG 或 mpmcl 将其加载到 DSP 中,然后您就可以看到周期数。

对 PDK Linux 重复相同的过程。

我已经附加了在我的设置中捕获的 DDR 寄存器转储的 tar 文件。

我们还尝试了测试代码来读写 ARM，每100个写周期所用的平均时间在 mcsdk 和 PDK 中都是相同的。 我已附加相同的 ARM 测试代码 tar 文件、您可以在 mcsdk Linux 和 PDK Linux 上测试二进制。

e2e.ti.com/.../DDR3_5F00_phy_5F00_emif_5F00_reg_5F00_dump.tar.gz

e2e.ti.com/.../DDR_5F00_write_5F00_read_5F00_test.tar.gz

谢谢。

法尼什·阿

Phaneesh、

MCSDK 和 PSDK 之间的 PLL 设置的屏幕截图

移动：

据我所知、通常不是 Linux 会导致问题。 它将是寄存器和时钟设置的差异。。。

---------------- 比较 MCSDK Linux 和 PSDK Linux 之间的 DDR3寄存器设置和时钟配置- ----------------

我将在此处附加我的 GEL 文件-初始化脚本-用于配置 DDR3寄存器、phy 寄存器和 PLL 时钟寄存器。

对于我的 DDR3读/写测试，使用的是寄存器设置...

请将其与您在 u-boot 和 linux 内核中完成的配置进行比较。

DSP GEL：-  

e2e.ti.com/.../xtcievmk2x_5F00_DSP.gel

ARM GEL：-

----e2e.ti.com/.../6378.xtcievmk2x_5F00_arm.gel

让我来试试 RT Linux...

MCSDK- RT Linux, Processor SDK RT Linux--- 在我的电脑,包安装与 IT 请求---它将需要1周的批准,安装,设置等。

同时、您尝试向我发布分步过程/文档或视频、以设置和运行您的程序。

——

此致

尚卡里