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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1365103/processor-sdk-j721s2-is-it-possible-to-have-a-shared-memory-ddr-cached-between-a72-and-r5f-and-do-we-have-a-example-for-it
我们是否可以在 A72和 R5F 之间缓存共享存储器(DDR)并提供相关示例。
如果 R5需要与 A72共享数据、则 R5 S/W 需要 作为数据的生成者执行 R5侧高速缓存维护、但 A72不需要作为使用者执行任何特殊操作。
在反方向上、 A72访问 R5、这些访问参与一致性协议、MSMC 维护一个将在 R5访问通过 MSMC 时查询的 snoop 缓存。 对于一致性、基于 ARMv8 (在本例中为 A72)的系统需要设置"内部可共享"。
谢谢。 我们是否有任何示例来检查如何实现这一点？
请告诉我,我们是否有关于这一请求的最新情况。 谢谢
尊敬的 Kb：
1)
user5782089 说：A72作为消费者不需要做任何特别的事情。
->是否只有 R5F 才会写入缓存的共享内存,而在 A72端,它只会读取内存,但从不会写入? 如果是、那么 R5F 应该做什么"缓存维护"？ 以及 如何在 a72上保持缓存一致性？
2)
user5782089 说：反向时， A72访问 R5，这些访问参与一致性协议，MSMC 维护 snoop 高速缓存
->我们需要对此进行特殊配置吗? 这是 a72写入缓存共享存储器而 R5F 只读取它的情形吗？
您好！
(1) A72内核数据缓存、MSMC SRAM、DDR 和其他 SoC 流量(DMA、R5)支持与硬件管理的 A72缓存实现完全一致性。
硬件不会使 R5内核缓存(L1D)保持一致、因此与其他 R5、A72或 DMA 共享的所有数据都需要软件管理的一致性。
(2) 根据上述响应、在 A72上、映射存储器的一致性必须是"内部可共享"的、就像基于 ARMv8 (在本例中为 A72)的系统所需的设置一样。
您好，KB，
问题：
user5782089 说：这些访问参与一致性协议，MSMC 维护一个监测缓存，当 R5访问通过 MSMC 时将查询该缓存
->从这一点来看,似乎有一个硬件机制的一致性, 而你说 R5内核一致性应该由 SW 管理。 那么、如果 A72是生成者、您能解释如何管理一致性吗？
在 A72端、创建存储器映射时、必须将其创建/映射为"内部可共享"。 在所有可能的情况下、这将已经到位。
TI 共享存储器分配器用于分配 A72与 R5共享的存储器、供 TI OpenVx 框架使用。 必须使用共享内存分配器、它只是一个示例框架。
此致、
kb
