工具与软件：
Im 使用 uPP 协议在 FPGA 和 C6655之间进行通信。 但我在 ypisr 寄存器中指出一个 erri 错误。 即内部总线错误。 我认为这是 PLL 配置错误造成的。 您能否提供一些有关如何为 uPP 模块时钟执行此操作的见解。
我们面临的问题是 upp 的 upisr 寄存器中存在 erri 错误、 我之前已经提到过、这是由模块时钟产生的 、uPP 是错误的。 我们得到的频率是 166 MHz (sysclok 1000MHz EMAC/6)= 166 MHz、它是 EMAC 的频率 (dspclock /6)。
由于默认情况下 upp 和 EMAC 具有相同的低优先级、我认为这种情况是这样发生的、通过将 upp 优先级更改为"urgent"、这个问题将得到解决、或者您有任何其他的建议或任何其他的配置、以便解决 erri 总线错误问题。
谢谢
