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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1433099/am6422-am6422-package-pin-delay
工具与软件：
您好！
我可以设定 AM6422的封装引脚延迟吗？ 我需要从 DDR 和 PCIe 进行布线匹配。
此致、
Shu
您好、Shu、
感谢您的提问。
需要考虑的延迟是引脚对引脚延迟、我们可以提供可供遵循的 DDR 设计指南。
问题有用例吗？
我将根据您的回复在内部进行检查。
Sreenivasa
尊敬的 Sreenivasa：
根据指南、DQS 和 DQ 偏斜最大延迟为2ps、为10mil。 因此、我只需要考虑 AM6422 焊球与 LPDDR 的焊球长度匹配小于2ps、对吗？ 我是否需要考虑 AM6422裸片与焊球之间的内部长度不匹配问题。 通常、在我们进行某些 FPGA 设计时、我们需要将该延迟包括在内。
感谢您提供的意见。
应该可以遵循 DDR 设计指南。 您还可以参考 SK 和 EVM。
请参阅专家提供的以下信息：
我们通常不会分享整个器件的封装延迟信息。 客户应查阅高速布局指南应用手册 https://www.ti.com/lit/pdf/spraar7 、其中包含一些非 DDR 接口的布局信息。
具体而言、对于 AM64x DDR、PHY 具有每位偏斜功能、可补偿训练期间长度不匹配的问题。 这将有助于适应封装长度不匹配的情况。
谢谢、我会进行引脚对引脚长度匹配。
感谢您的 留言。
