[参考译文] TDA4VM-Q1：有关 DDR 带宽的协商

您好！

有多个因素会影响带宽。  

下面是一个使用存储器密度和温度的示例：

通道密度为16Gbit 的 LPDDR4器件需要380ns 的刷新周期时间。 在高温下、DDR 控制器将需要每975ns 发送(平均值)一个刷新命令。 这意味着在975ns 间隔中、为380ns 时将等待 LPDDR4刷新其内容。 仅相当于~ 39%的损失(不包括由于打开/关闭页面的开销、流量的性质、其他后台任务(如定期训练、ECC (如果启用)等)造成的损失)。  

而较小密度的存储器的刷新周期时间较短(等待存储器刷新其内容的时间更短)、并且温度较低时需要的刷新命令频率较低。

我的理解是、大约40%是典型值-但我必须看看是否有同事可以确认这一点。

需要注意的是、3733MT/s 时的理论带宽是否应为~ 14.9GB/s？  

[报价 userid="512804" url="~/support/processors-group/processors/f/processors-forum/1441351/tda4vm-q1-cosult-about-ddr-bandwidth "] 1866 MHz、理论带宽应达到16.6Gb/s [/报价]

此致、
Kevin