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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1448629/tda3mv-pin-delay-data-for-all-input-pin-memory-simulation-tool
工具与软件：
尊敬的 Champs：
我的客户已经使用 TDA3MV 开始布局设计、他们想获取 TDA3MV 引脚延迟的信息。
引脚延迟是内部引线键合引起的延迟。
您能否与客户分享这方面的信息？
我们是否有用于 TDA3MV 的存储器测试仿真器工具？ 因此、客户在拿到真正的电路板之前就可以测试 DDR3连接。
此致、
TED
尊敬的 Ted：
客户应参考器件数据表的"DDR3布局指南"部分。 本文档记录了 PCB 级要求、尽管没有明确记录封装偏移(如果客户遵循布局指南(或复制 EVM 布局))、但接口将包括稳健运行所需的裕度(考虑封装和裸片贡献)。
我们提供了可用于信号完整性检查的 IBIS 模型。
TDA3x IBIS 模型
Kyle
