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[参考译文] TMS320C6748:在快速/典型值条件下、在时钟线路的 Vix 处发生故障

Guru**** 2482225 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1435839/tms320c6748-fail-occurs-at-vix-of-clock-line-in-fast-typ-condition

器件型号:TMS320C6748

工具与软件:

大家好、团队成员:

我们对 TMS320C6748EZWT4和 DDR2之间的连接 I/F 进行 SI 分析。

在快速/典型情况下、故障在时钟线路的 Vix 中发生。

DSP 侧 IBIS 模型的上升时间和下降时间的差异可能是一个因素。

有没有方法可以改善交叉点错位问题?

以下是快速条件下的时钟线路波形。

因为 P/N 交叉点低于允许的电压范围 Vix_Min

这不符合 JEDEC 的 Vix 要求。

因此、存储器电路可能无法正常工作。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    你好, 武内正树

    感谢您的提问。

    帮助我了解您是基于某个故障进行分析、还是您正在考虑这是一个新设计。

    我们正在对 TMS320C6748EZWT4和 DDR2之间的连接 I/F 进行 SI 分析。

    您能否分享有关为仿真建立的连接的其他信息。

    此致、

    Sreenivasa

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    尊敬的 Sreenivasa:

    很抱歉延迟联系您。

    这是我正在考虑的一个新设计。

    此致、

    武内正树

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    你好 Masaki Takeuchi,

    请参考我从专家处收到的意见:

    似乎他们遇到了符合 VIX 的 JEDEC 规格的问题。 我的建议是他们密切检查其电路板上 DQS 布线的情况。 如果 DQS 未作为纯差分对进行布线、并且布线中引入了不对称、则可能会在布线中出现 VIX 违例。

    此致、

    Sreenivasa

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    尊敬的 Sreenivasa:

    实际上、我们还没有解决这个问题。
    你指出的图案确实有一个不对称的部分,我们纠正了它,但它没有改善。

    例如、可以通过在 DSP 的 CK+和 CK-线路中插入一个共模线圈来改进吗?
    另外、是否可以在这条线路中放置一个共模线圈?

    由此给您带来的不便、我们深表歉意、如果您能确认以上内容、我们将不胜感激。

    此致、

    武内正树

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    你好,武内正树

    谢谢你。

    例如、是否可以通过在 DSP 的 CK+和 CK-线上插入共模线圈来改进该器件?
    此外、是否可以在此行中放置共模线圈?[/QUOT]

    您以前是否有添加筛选器的经验?

    此致、

    Sreenivasa

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    我之前不知道如何使用共模线圈来缓解 DDR 中的 SI 问题、因此我无法对此进行评论。 在回顾了一些意见之后、我建议他们研究以下各项:  

    1. CK+/-布线的差分阻抗是多少? 即使布线中没有明显的不对称性、差分阻抗也会发生变化。
    2. DRAM IBIS 模型中 CK+/-引脚的封装和 Ccomp 电容是多少?
    3. DDR IO 电源上的电源噪声是多少? 过多的电源噪声也可能表现在 SI 问题中

    此致、

    Sreenivasa

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    尊敬的 Sreenivasa:

    //question1

    CK+/-线迹的差分阻抗是什么? 即使布线中没有明显的不对称性、差分阻抗也会发生变化。

    //答案

    我们已经向您发送了我们在这里进行的研究的结果,正如那里所提到的,驱动程序和内存之间的直接连接导致了 NG 判断。

    如果驱动器和存储器直接连接、则接线差分阻抗的变化无关紧要。

    换言之、在与接线影响无关的情况下、会发生 Vix 故障。

    //问题2

    - DRAM IBIS 模型中 CK+/-引脚的封装和 Ccomp 电容是什么?

    //答案

    当前有问题的 DDR2存储器数据如下所示。

     

    [部件] NT5TU64M16HG (南亚)

    [封装模型] nu88a1p80v11_cm_pkg_x16

    [制造商]南亚科技股份有限公司

    [引脚]     signal_name      model_name     R_pin L_pin C_pin                       

    J8     CLK CLKRCV                        468.5m        1.73nH         0.41pF

    K8        CLKB CLKRCV                         437.3m         2.08nH         0.33pF

     

    [模型]         CLKRCV_Input_667

    c_comp                     1.35pf (typ) 1.33p35pl             (min)              1.38p窝(max)

     

    作为参考、我们还模拟了一个完全不同制造商的 DDR2数据。

    DDR2数据如下所示。

    即使在这种情况下、Vix NG 也发生了、并没有改善。

     

    [元件]    MT47H64M16NF (Micron)

    [封装模型] u88b_84ball_pkg

    [制造商] Micron Technology、Inc.

    [引脚] signal_name     model_name     R_pin L_pin C_pin                         

    J8     CK                      CLKIN              169.5m         1.995nH        0.369pF

    K8    CK#                   CLKIN               167.9m         2.073nH        0.360pF

     

    [模型]       CLKIN_533

    c_comp                     1.025pF (典型值)            0.975pF (min)            1.075p (max)

     

    //问题3

    - DDR IO 电源上的电源噪音是多少? 过多的电源噪声也可能表现在 SI 问题中

    //答案

    在此分析中、我们使用 IBIS 中列出的理想电源电压。

    因此、我们认为这不应是问题。

    此致、

    武内正树

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    你好, 武内正树

    谢谢你。

    我正在内部检查、并将根据我收到的输入为您提供最新信息。

    此致、

    Sreenivasa

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    尊敬的 Kallikuppa:

    感谢您的支持。

    我对此表示赞赏。

     此致、

    武内正树

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    你好, 武内正树

    请确认客户正在使用的 INIS 型号版本。

    此致、

    Sreenivasa

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    尊敬的 Kallikuppa:

    客户正在使用的 IBIS 模型为修订版 C
    此致、

    武内正树

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    你好, 武内正树

    谢谢你。

    让我检查并更新。

    此致、

    Sreenivasa