[参考译文] 66AK2G12：SoC 到编解码器的连接和设计验证

Avner

我们将查看 pdf 和提问。 但是、我需要一些时间才能提供更新。

-保罗  

Q1：请检查错误或改进的正确性和备注

音频实现看起来正常。 请注意3个编解码器时钟布线以避免反射。  如果遇到反射、您可以考虑在位时钟线上添加一个串联0r 电阻或。  

[报价 userid="336758" url="~/support/processors-group/processors/f/processors-forum/1453724/66ak2g12-soc 至编解码器连接与设计验证"]Q2：应用手册 McASP 设计指南 SPRACK0–2019年1月 第4.3节展示了与编解码器的不同连接、称为 SYNC 模式。 总线的主器件是编解码器。 在我的设计中、主器件是 SOC。 因此、所有的时钟信号：MCLK、BCLK、帧同步 采购 从 SOC 传输到编解码器、而不是反之–这可以吗？[/QUOT]

这很好。 我看到您正在使用音频时钟的外部源来实现所需的位采样率。 我认为这适用于两种 McASP 配置。  

[报价 userid="336758" url="~/support/processors-group/processors/f/processors-forum/1453724/66ak2g12-soc 至编解码器连接与设计验证"]Q3. 接收时钟完全没有连接–AHCLK、AFSR、ACLKR 在没有连接的情况下悬空。 –这是好吗?[/报价]

这在您的用例中是合适的。 不过、您不能将引脚悬空。 必须遵循数据表第4.5节"未使用引脚的连接"中的指导。

[报价 userid="336758" url="~/support/processors-group/processors/f/processors-forum/1453724/66ak2g12-soc 至编解码器连接与设计验证"]Q4. 观察以绿色标记的 SOC 内部布线、展示我看到的时钟路径。  正确吗？ 用红色圈出的内部部分是否确实 未被使用？与它们相关的寄存器实际上是"无关"强调未使用的接收段？

您的绿色突出显示路线有效。  不需要使用红色逻辑、因为它是接收时钟生成的一部分、并且不在同步模式中使用。  

[报价 userid="336758" url="~/support/processors-group/processors/f/processors-forum/1453724/66ak2g12-soc 至编解码器连接与设计验证"]

BQ1：与显示使用50MHz 时钟的以太网 PHY 的第一页相关。 我想知道是否可以从设计中移除50Hz 振荡器：是否可以将由核心 PLL 生成的 EMAC 以太网时钟(25MHz)以某种方式将 SoC 内部生成的50MHz CLKOUT 馈入 PHY？   (H23引脚输出)

如果有、如何处理  未连接到时钟的输入引脚 D24 RMII_REFCLK？

[报价]

我将请相关专家回答这一问题。  

-保罗  

Paul、你好！

感谢您的回答。 我等您说需要查看的最后一部分。

关于未使用的 McASP RX 部分、它们没有出现在部分4.5中、因此、我认为它们可以被视为 CMOS 输入/输出、即下拉用于输入、悬空用于输出。 (但随后需要定义方向) 为了避免添加电阻器或设置方向、是否可以使用 pinmux 将引脚设置为 GPIO (即使 在使用 TX 部件)、从而避免上拉/下拉电阻？

这意味着、将其设置为 GPIO 时、会自动为未使用的引脚功能添加某种内部上拉。

例如、设置 MCASP0_ACLKR 引脚 E9、即使 MCASP0的 TX 正在使用中、位时钟也为 GPIO。   

此致、祝您节日快乐、

 Avner

 您好、Avner

BQ1 :与显示使用50MHz 时钟的以太网 soc 的第一页相关。 我想知道是否可以从设计中移除50Hz 振荡器：是否可以将由核心 PLL 生成的 EMAC 以太网时钟(25MHz)以某种方式将 SoC 内部生成的50MHz CLKOUT 馈入 PHY？   (具有 H23引脚输出)[/QUOT]

您是否可以为 EPHY 使用时钟源示例晶体。 如果支持、我可以验证 处理器是否可以 与配置为主器件的 EPHY 配合使用。

如果不是这样、您可能必须从 SoC 生成25M、请将时钟连接到 EPHY、并使用 EPHY 的输出到处理器参考时钟。  

如果处理器能够产生50m 的数据、则可能仍需要单独缓冲处理器和 EPHY 的时钟输入。

请告诉我您连接 EPHY 和处理器的方法、以便我进一步了解。

此致、

Sreenivasa

尊敬的 Sreenivasa：

感谢您提供的答案和建议。

如果我正确理解了您的理解、那么在您建议的两个选项中、RMII_REFCLK 引脚 D24必须连接到外部时钟、即使 SoC 可以从内部内核时钟提供 EMAC 时钟。 对吗？

此外、如果我从 RMII 迁移到 MII、则引脚 D24不再需要外部时钟。 对吗？

 

该项目的成本必须较低。 这就是我考虑移除50MHz 振荡器的原因。

实际上、这个项目中的以太网只用于调试和软件更新。 发布的产品不需要与以太网一起使用。 因此、我想使用评估板 DP83826-EVM-AM2作为上述标准卡。(基于 TI DP83826芯片)

q1)模块 DP83826-EVM-AM2是否可与 SOC 66AK2G12ABYT100配合使用？

Q2)请注意、连接器指示信号。 因此我可以使用 MII 或 RMII。 那么、如果 Q1的答案是肯定的、您建议如何将其与 SOC 连接？

请注意、这个模块上没有组装振荡器/晶振、虽然它有适合它的位置-所以我想避免在它上面焊接。

外部模块是否可以在 MII 模式下工作、模块上没有振荡器、也不连接到引脚 D24和25M 时钟(由 SoC 引脚 H23提供模块)、是否可以满足我的需求？

(根据数据表第5.9.3.8节中的假设："CLKOUT 端口提供输出50 MHz 或25 MHz 时钟的选项。 该时钟可用作

RMII 或 MII 以太网配套设备的参考时钟。")

您好、Avner

谢谢你。

[报价 userid="336758" url="~/support/processors-group/processors/f/processors-forum/1453724/66ak2g12-soc 到编解码器连接与设计验证/5580478#5580478"]此外、如果我从 RMII 迁移到 MII、则引脚 D24不再需要外部时钟。 正确吗？

是的。

是否有您考虑连接的 MAC 接口。 根据输入、我可以检查可行性。

此致、

尊敬的 Sreenivasa：

由于我将使用 TI 模块 DP83826-EVM-AM2 、因此 Mac 接口(如前所述)可以是 RMII 或 MII。以较低成本为准。

如果您回答有关 RMII_REFCLK 的问题、   我会很清楚地选择正确的一个。 此外,我问有关使用 CLKOUT 的 MII 选项,如果你将检查该选项和回答的可行性和正确性,然后我们可以说我们有一个解决方案。

我添加了该设计的原理方框图、其中 DP83826-EVM-AM2 模块在 MII 模式下连接到 soc 66AK2G12ABYT100。

左侧是包含 SoC 的板卡、右侧是该模块的原理图。 橙色表示模块连接器。 此外、还可以在中间左侧看到它的图片。

请检查并参阅以下连接：

1. 引脚 D24未使用 RMII_REFCLK 且未连接到时钟 è 可以吗？
2. CLKOUT 引脚 H23用于使用内部分频器输出25M。 请参阅左下角的表格 è 可行吗？
3. 未使用振荡器(用于数字板和模块上的以太网)、时钟基于内核时钟。
4. MII_TXER 未连接。

 

谢谢！

Avner

请参阅附件：

  e2e.ti.com/.../MII_5F00_piggyback_5F00_for_5F00_TI.pdf

您好、 Avner

感谢您提供的意见。

让我回顾一下并返回。

根据输入内容、我快速理解为：您希望通过不使用晶体的 DP83826实现以太网接口。

此致、

Sreenivasa

尊敬的  Sreenivasa：
您是对的。  

期待您的解答。

愉快的假期

 Avner

您好、 Avner

谢谢你。

基于快速评估、EMAC 支持 MII 接口。

您可以使用从处理器到 EPHY 的25M 时钟、在 MII 接口中连接 EPHY。

TDx 和 RDX 时钟将由 EPHY 提供。

与 RMII 相比、当使用 MII 接口时、时序也会被放宽。

网络子系统(NSS)：

•以太网 MAC (EMAC)子系统–单端口千兆位以太网：RMII、MII、RGMII–支持10Mbps、100Mbps、1000Mbps 全双工–支持10Mbps、100Mbps 半双工

5.9.3.8输出时钟

该器件提供多个系统时钟输出。 这些输出时钟输出的摘要如下：•CLKOUT–CLKOUT 端口提供输出50 MHz 或25 MHz 时钟的选项。 该时钟可用作 RMII 或 MII 以太网配套器件的参考时钟。

比较

https://www.ti.com/lit/ds/symlink/66ak2g12.pdf

https://www.ti.com/lit/an/sprac54a/sprac54a.pdf

如果您有其他问题、请告诉我。

此致、

Sreenivasa