[参考译文] TDA4AL-Q1：TDA4AL DDR

DDRSS_PLL_FHS_CNT 定义 DDR PHY 请求 CPU 更改 DDR PLL 频率的次数。 在 LPDDR4存储器的命令总线训练期间、DDR PHY 请求 DDR PLL 频率更改。 此过程(在命令总线训练期间更改频率)是一项 JEDEC 标准、 通常会在存储器供应商的 LPDDR4数据表中进行介绍。

DDR 寄存器配置工具分配给 DDRSS_PLL_FHS_CNT 的值由 LPDDR4存储器的数量或等级以及启用的"频率集"数量决定。  

J721E 和 J721S2之间的区别在于、我们禁用了其中一组频率以缩短引导时间。 与 J721E 相比、J721S2上启用的频率集数量减半、因此频率变化次数减少了一半。 此更改记录在寄存器配置工具修订历史记录中。

V0.10.0、项#3

V0.8.0、项目#8

DDRSS_PLL_FHS_CNT 的值需要与其余寄存器设置同步。 如果您刚刚将 DDRSS_PLL_FHS_CNT 从5更改为10、但寄存器设置仅启用1个频率设置、则软件将在"等待"循环中等待 DDR PHY 从不请求的频率更改请求。 因此、我假设您要完全使用 J721E 配置文件、并且没有更改 DDRSS_PLL_FHS_CNT。 与您的观察相关的配置文件之间可能存在其他差异。

此致、
Kevin

大家好、Kevin

感谢您的答复。 您是对的、 我们当前正在使用 J721E 的所有 DDR 设置。  您能否帮助分析为什么 TDA4al 上的这两组 DDR 参数设置之间存在此类差异？

谢谢！

Andy

Kevin 老师：

        值 DDRSS_PLL_FHS_CNT 和 TRAINING 之间是否有关系？ 此值的大小是否会影响训练时间？

解锁。

您好！

更大的 DDRSS_PLL_FHS_CNT 值意味着启用了更多的列数/"频率集"。 因此、需要更多的培训、这会影响培训/初始化时间。

请参阅原始帖子(副本如下)、其中提供了更多详细信息：

DDRSS_PLL_FHS_CNT 定义 DDR PHY 请求 CPU 更改 DDR PLL 频率的次数。 在 LPDDR4存储器的命令总线训练期间、DDR PHY 请求 DDR PLL 频率更改。 此过程(在命令总线训练期间更改频率)是一项 JEDEC 标准、 通常会在存储器供应商的 LPDDR4数据表中进行介绍。

DDR 寄存器配置工具分配给 DDRSS_PLL_FHS_CNT 的值由 LPDDR4存储器的数量或等级以及启用的"频率集"数量决定。  

J721E 和 J721S2之间的区别在于、我们禁用了其中一组频率以缩短引导时间。 与 J721E 相比、J721S2上启用的频率集数量减半、因此频率变化次数减少了一半。

此致、
Kevin