[参考译文] DRA829J：针对 PLL 12校准程序的建议

Praveen、您好！

没问题 、完全可以理解！
如有可能、请回到这个主题。

谢谢！
João Simões μ A

Praveen / TI 团队、

如果可以、请查看此主题。

我已经知道如何进行校准,我检查了它确实符合勘误表 SPRZ455E。
特别是：
  必须在非旁路模式下使用-PLL 校准、解决勘误表 SPRZ455E 问题 i2178
  -PLL 校准必须在 CAL_LOCK 置为有效之前进行、解决勘误表 SPRZ455E 问题 i2424

链接： dra829j-pll-programming-requirements

6.  >
7. if (PLL 具有校准功能)&&(CAL_CNT！= 0)&&(DAC_EN = 0)&&(DSM_EN = 0)&&(FRACDIV =0)
8. CAL_IN = 0
9. CAL_BYP = 0
10.CAL_CNT =｛2、7｝
11. FAST_CAL = 1.
12. CAL_EN = 1.
13.启用 PLL
14、等待 PLL 锁定时间((锁定!=1)&&( TIME_FOR_LOCK < 750*TREF*REF_DIV))
15.如果 PLL 没有在超时窗口内锁定,
16. >

我只需要一条关于我是否应该校准 PLL 以及这样做会有什么改进的建议。

注意：对于我来说、校准仅适用于 PLL12 - DDR

谢谢！
João Simões μ A

尊敬的 TI 团队：

如果可以、请报告相关主题。

谢谢！
João Simões μ A

Joao、

您所定义的一切都是正确的。

为什么要校准？ 它修复了一种抖动。 有时、PLL 将具有确定性变化、从而导致其减速或加速。  这意味着每个参考时钟更新周期都会有一个相位偏移要修复。 (这种现象导致某些人将此行为称为静态相位偏移。) 关键是、PLL 会尝试通过比例控制来修正相位/频率误差。 因此、PLL 会  在基准时钟边沿产生突变(和抖动)。 校准电路试图更大限度地减少这种类型的抖动。

我不确定 DDR 是否需要校准。

Kevin

很好、
谢谢您的回答具有启发性。

我只需要再做一件事就可以结束我这边的话题了。

与您的疑问相符：
我可以自由选择开/关校准吗？ 是 DDR 的要求吗？

在两种情况下、我都进行了大量的复员方案测试、包括校准和不校准、都取得了成功。
我已将其打开、到目前为止、它似乎是最佳方法、
然而,我需要得到你们的确认,以证明我的方法是正确的。

谢谢！
João Simões μ A