[参考译文] TDA4VM-Q1：TDA4VM LPDDR4 SysConfig 和阻抗匹配问题

此外、J721e 布局看起来像是更改了所有 CA 引脚和 CK 在 T-split 之后的线路阻抗、但对 CKE 引脚却不更改。
即使在分离之后、CKE 也会保持尽可能宽(低阻抗)的布线。

这是故意的、还是疏忽的？

我在这里找到了 CKE 布局阻抗问题的答案、其中 TI 确认 CKE 在 J721 EVM 上的阻抗不正确匹配。
如果在 T 结之前应为40、在 T 结之前应为80 (或比率为1：2的其他阻抗)

e2e.ti.com/.../j721s2xsomxevm-lpddr4-layout-and-cke-impedance-track

1.首先我想生成错误报告、指出在线 SysConfig 工具(v0.11.0)对 Vref 的设置不正确。

"VREF 控制- DQ VREF"和"VREF 控制- CA VREF"都列出了范围10 - 30、但 DRAM 器件 MT53E1G32D2列出了15 - 44.9%(范围0)。
在检查输出之后、Micron 15%似乎是代码0 (编程到 MR12/14中)、SysConfig 10%是代码0、因此我可以使用反向查找公式来计算这个值。
使用该公式、我可以为我的设计设置正确的 VREF 值。

我建议用原始代码替换百分比、因为这似乎与零件相关。

10%至30% 对应于 LPDDR4的范围0。
15%至44.9% 对应于 LPDDR4X 的范围0、TDA4VM 不支持该范围。

这些值由 JEDEC 标准定义、假设不应依赖于零件。

此外、VREF 在初始化期间进行训练、并且将覆盖该工具选择的值。  

Unknown 说：

2. CTL ODT 的行为是什么？ "CK/CS ODT Override"设置如何更改此行为？
我相信这与下面的第三季度密切相关。

我不确定我是否完全理解这个问题。 CK/CS ODT 覆盖设置是 LPDDR4存储器 MR22中的控制位。 LPDDR4数据表中应该有一个表格、根据 MR11和 MR22配置描述了 CA、CK 和 CS 的 ODT 状态。 表名可能类似于"命令总线 ODT 状态"。

请注意、与 MR12/MR14类似、MR22在 LPDDR4和 LPDDR4X 中使用了不同的定义。

对于双等级存储器、通常有单个终止等级。 在某些情况下、您可能希望在共享 CA 但不共享 CS/CK 时启用终止。

此致、
Kevin

尊敬的 Kevin：

感谢您指出我在 LPDDR4与 X 版本之间明显的错误。 我所查看的数据表中定义了 X 版本和常规版本、因此我错误地查看了错误的信息。

Vref 设置是否用于校准前的任何操作？ 或者我是否应该将所有设置保留为默认值？

澄清 Q2/3。 如果我误解了以下任何一项、请告诉我：

1.通过 T 结共享 CA 网、因此应始终为两个通道启用 ODT。

在我们的器件(MT53E1G32D2)内部、第二个芯片将 ODT_CA 连接到 GND、因此每个通道只有一个芯片将启用 ODT。

PCB 始终将两个通道的 ODT_CA 驱动至 VCCQ、在 T 结之后端接两端。
因此、SOC 看到的有效 ODT 阻抗将是 ODT 设置的一半。

这是相应的设置：

2. CK 的路由和分割 方式与 CA 相同、因此它应保持相同/默认行为。

3. Cs 未拆分、因此 SOC 将只能看到一个 ODT 电阻器。

我可以确定、此设置会在第二个芯片中启用 ODT 终端(忽略 ODT_CA = GND)。

这意味着 SOC (CS 引脚)也将看到两个 ODT 电阻器、但现在每个芯片一个、而不是每个通道一个。
SOC 看到的有效 ODT 阻抗将是 ODT 设置的一半、就像 CA/CK 一样。

Unknown 说：

PCB 始终将两个通道的 ODT_CA 驱动至 VCCQ、在 T 结之后端接两端。
因此、SOC 看到的有效 ODT 阻抗将是 ODT 设置的一半。[/报价]

是的、这也是我的理解。

Unknown 说：

根据我可以确定的情况、此设置可在第二个芯片中启用 ODT 终端(忽略 ODT_CA = GND)。

是的、它应该为通道启用 ODT、否则 ODT_CA = GND。

Unknown 说：

SOC 看到的有效 ODT 阻抗将是 ODT 设置的一半、就像 CA/CK 一样。

每个通道和每个级别都有一个唯一的芯片选择 IO (总共4倍)。 而只有一个 CA0 IO 信号会路由到两个通道和两个等级。 因此、虽然我同意 CA0的有效 ODT 阻抗为 ODT 设置的一半、但我认为 CS 的有效 ODT 将与编程的 ODT 设置相匹配。

此致、
Kevin

[/quote]

啊、当然、这是有道理的。 因此、在理想情况下、CS 应使用更高阻抗的布线以匹配"双"ODT 阻抗(与 CS/CK 相比)。

此处的覆盖设置只需强制启用 ODT、以使 CSN1网进入第二个芯片。

是否有办法获得 DRAM 的 Shmoo 图？ 我想我使用 JTAG 调试器偶然发现了一些东西、但找不到它了。
由于我无法访问调试器、因此让一个可以在引导加载程序中运行并打印到串行端口的程序更适合我。

您好！

Unknown 说：

由于我没有调试器的访问权限

澄清一下、您的电路板上没有 JTAG？

此致、
Kevin