[参考译文] AM69A：查询定制 AM69板上的 EEPROM 要求和引导模式引脚配置

默认的 TI 软件交付基于在 EVM 上操作、因此我认为应该在那里提供 EEPROM。  软件可以更改为不从 EEPROM 检索信息、而只需将参数添加到代码中。

引导模式引脚确实与其他引脚共享功能、当然、它可能会影响其他功能。  例如、如果某个引脚用作 GPIO、则设计需要了解该引脚可能具有默认上拉或下拉以设置引导模式、并确定这是否正常或是否需要重新分配 GPIO。  使用 IO 作为输入、则情况类似。  需要确保驱动处理器输入引脚的外设不影响用于引导模式的上拉/下拉锁存机制。   

尊敬的 Robert：

我正在查看 EVM 文档并找到一个 CPLD 文档、但没有清楚地说明逻辑。 本文档引用了以下文件：

1. J7AHP SK BOOTMODE.xlsx
2. J7AHP_SK_CPLD_IMPLEMENTATION.pptx

您能否提供这些文件或有关 CPLD 在引导模式配置中的角色的任何相关信息？ 我计划移除 CPLD 并在外部实现逻辑、因此需要详细了解引导模式行为。

感谢您的支持。

此致、

Gary

在 EVM 发布文件中、有一个包含 CPLD 信息的 ZIP 文件、其中包括 CPLD 逻辑源文件。 ZIP 文件是 PROC154E3_CPLD.zip (如果引用版本 E3)。  打开 ZIP、导航 CPLD/Release_1_1_1.zip/Release_1_0_1/SRC/Source_code/

文件名为 TOP_CPLD_j7ahp_sk.v

我还将文件附加到该主题。

e2e.ti.com/.../top_5F00_cpld_5F00_j7ahp_5F00_sk.v

尊敬的 Robert：

感谢您提供 CPLD 源文件 TOP_CPLD_j7ahp_sk.v .

但是、我不熟悉 Verilog、而是想要清晰地描述 CPLD 逻辑。

您能总结一下 CPLD 中的引导模式处理背后的逻辑吗？ 具体而言：

• CPLD 如何在上电期间设置引导模式引脚？
• 是否有任何时序或时序要求？
• 如果我用上拉/下拉电阻器替换 CPLD、我应该使用哪种配置？

您的指导将帮助我在外部没有 CPLD 时实现正确的引导模式逻辑。

此致、

Gary

技术参考手册(链接)的第4.3节"引导模式引脚"中定义了引导模式引脚。  这些引脚的值在复位时被锁存、并决定处理器将如何启动。  SK-AM69 EVM 支持多种不同的引导模式选项。  CPLD 用于简化各种模式之间的更改。  如果您的设计仅支持单一引导模式、则只需使用上拉和下拉电阻器来设置引导模式值。