[参考译文] TDA4AEN-Q1：如何计算每个 R5内核的性能？

您好、Karthik

看了这个参考之后,我仍然感到困惑。

根据我们的"推广幻灯片"、我们声称4个 A53具有18K DMIPS、3个 R5具有10K DMIPS。

我试着了解如何在我们的 SoC 中"更正"计算"DMIPs"。

这个问题来自客户的反馈。

问题1：  

例如、基准电压 性能指南。

这是 Dhrystone 测试结果

4x A53 -> 2.8 x 1400 x 4 = 15680DMIPS = 15.680KDMIPS (VDD 内核0.85V)

为什么我们损失了2.32KDMIPS？ (18K-15.68K)

https://software-dl.ti.com/jacinto7/esd/processor-sdk-linux-j722s/10_01_00_04/exports/docs/devices/J7_Family/linux/Release_Specific_Performance_Guide．html？highlight=性能

问题2：

我们是否有文档告诉我们   TDA4AEN R5内核的"Dhryston_per_Mhz (DMIPS/MHz)"？

谢谢你。

Gibbs  

您好、 Karthik

正在等待您的回复。

有什么想法吗？

谢谢

Gibbs

您好、Gibbs、

有人要求我查看这个问题。

#1关于在800MHz 上运行的3个单 R5F、我同意对于一个测得的 Dhrystone 而言、10K 值似乎太高了。  我想您提供的图片中这是一个估计值或拼写错误。  你从哪里得到了该10K 数字？  我在 TI 网站上没有看到该书。 如果您提供了源指针、则可以澄清或更正该数字。

我在 J7AEN 上运行了 R5、对于使用内联的 Dhrystone 测得的最佳数字是2.108。   其他 TDA4系列 SOC 根据运行的不同编译器、每核使用2K @1GHz。  因此、对于 TDA4VH、有8个 R5、分别在1GHz、以在拆分模式下提供16K 的电流(总共8x2DMIPS=16K)。   对于 J7AEN、范围为2.1DMIPS/MHz x 0.8 x 3内核= 5K 的数字。

#2关于 A53,通过内联,我相信有人用一个工具链测量了3.3给18k (1.4x3.3x4)。  使用 GCC 时、我看到运行时为~3。 您提到的 SDK 网络报告收到的2.8是该 SDK 版本(env +编译器+库)在给定版本中得到的。  可以使用不同的工具链版本和环境来改进该 SDK 编号。  市场数据倾向于发布某个核心的最佳做法、即 SDK 无需特别努力即可发布所实现的目标。

虽然 Dhrystone 是一个通用指标、但对于 Cortex-A 内核而言、它是一个相当弱的指标、作为 L1缓存基准测试。  在预测性能时、应同时使用许多基准... 或者更好地实现您自己的应用才是最佳目标。

您好、Richard

感谢您的回复。

问题1、供您参考。

如果出现问题、我们需要修改这张幻灯片。

https://texasinstruments.seismic.com/app#/doccenter/54ea9a21-3b61-4aa8-9181-5c52fc7abd84/doc/%252Fddf710f049-ddb3-5185-ecae-6367e1cb5c1c%252FdfOTIxZjUwNjUtZDE0Yi00YTA0LWFjNTMtZDI5ODhkMDI1ODNk%252CPT0%253D%252CSkFDSU5UTw%253D%253D%252Flfec91780c-0fff-4005-b89f-61aaa251cc21//?mode=view&parentPath=sessionStorage

--> P10、

Gibbs