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[参考译文] AFE7950EVM：TRF1208-AFE7950EVM

admin
Guru**** 2341440 points
Other Parts Discussed in Thread: AFE7950
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/rf-microwave-group/rf-microwave/f/rf-microwave-forum/1492793/afe7950evm-trf1208-afe7950evm

器件型号：AFE7950EVM
主题中讨论的其他器件：AFE7950

工具/软件： 

#======
#Executing .. AFE7950/bringup/setup.py
#Start Time 2025-03-26 09:50:32.822000 
AFE79xxLibraryPG1p0
spi - USB Instrument created.
resetDevice
Kintex RegProgrammer - USB Instrument created.
Kintex RegProgrammer - USB Instrument created.
#Done executing .. AFE7950/bringup/setup.py
#End Time 2025-03-26 09:50:37.933000
#Execution Time = 5.11100006104 s 
#================ ERRORS:0, WARNINGS:0 ================#
#======
#Executing .. AFE7950/bringup/devInit.py
#Start Time 2025-03-26 09:50:43.237000 
Power Card - USB Instrument created.
Reset the FPGA and try again.
Loaded Libraries
Refreshed GUI
#Done executing .. AFE7950/bringup/devInit.py
#End Time 2025-03-26 09:51:30.069000
#Execution Time = 46.8320000172 s 
#================ ERRORS:0, WARNINGS:1 ================#
#======
#Executing .. AFE7950/bringup/TI_IP_12Gbps_8Lane_ConfigLmk.py
#Start Time 2025-03-26 09:51:38.173000 
The External Sysref Frequency should be an integer factor of: 1.92MHz
2T2R1F Number: 0
Valid Configuration: True
laneRateRx: 12165.12
laneRateFb: 12165.12
laneRateTx: 12165.12
2T2R1F Number: 1
Valid Configuration: True
laneRateRx: 12165.12
laneRateFb: 12165.12
laneRateTx: 12165.12
LMK Clock Divider - Device registers reset.
LMK Clock Divider - Device registers reset.
REFCLOCK is used from LMK source, ensure board connections are ok to do the same
#Done executing .. AFE7950/bringup/TI_IP_12Gbps_8Lane_ConfigLmk.py
#End Time 2025-03-26 09:51:39.110000
#Execution Time = 0.936999797821 s 
#================ ERRORS:0, WARNINGS:1 ================#
#======
#Executing .. AFE7950/bringup/TI_IP_ConfigAfe.py
#Start Time 2025-03-26 09:54:39.673000 
The External Sysref Frequency should be an integer factor of: 1.92MHz
2T2R1F Number: 0
Valid Configuration: True
laneRateRx: 12165.12
laneRateFb: 12165.12
laneRateTx: 12165.12
2T2R1F Number: 1
Valid Configuration: True
laneRateRx: 12165.12
laneRateFb: 12165.12
laneRateTx: 12165.12
LMK and FPGA Configured.
DONOT_OPEN_Atharv_FULL - Device registers reset.
chipType: 0xa
chipId: 0x78
chipVersion: 0x11
AFE Reset Done
Fuse farm load autoload done successful
No autload error
Fuse farm load autoload done successful
No autload error
AFE MCU Wake up done and patch loaded.
PLL Locked
AFE PLL Configured.
AFE SerDes Configured.
AFE Digital Chains configured.
AFE TX Analog configured.
AFE RX Analog configured.
AFE FB Analog configured.
AFE JESD configured.
AFE AGC configured.
AFE GPIO configured.
Sysref Read as expected
Setting RBD to: 15
Setting RBD to: 15
###########Device DAC JESD-RX 0 Link Status###########
CS State TX0: 0b00000000 . It is expected to be 0b10101010
BUF State TX0: 0b01010101 . It is expected to be 0b11111111
Couldn't get the link up for device RX: 0; Alarms: 0x0
###################################
###########Device DAC JESD-RX 1 Link Status###########
CS State TX0: 0b00000000 . It is expected to be 0b10101010
BUF State TX0: 0b01010101 . It is expected to be 0b11111111
Couldn't get the link up for device RX: 1; Alarms: 0x0
###################################
AFE Configuration Complete
#Done executing .. AFE7950/bringup/TI_IP_ConfigAfe.py
#End Time 2025-03-26 09:56:16.572000
#Execution Time = 96.8989999294 s 
#================ ERRORS:2, WARNINGS:0 ================#
#======
#Executing .. AFE7950/bringup/TI_IP_ConfigAfe.py
#Start Time 2025-03-26 10:01:54.822000 
The External Sysref Frequency should be an integer factor of: 1.92MHz
2T2R1F Number: 0
Valid Configuration: True
laneRateRx: 12165.12
laneRateFb: 12165.12
laneRateTx: 12165.12
2T2R1F Number: 1
Valid Configuration: True
laneRateRx: 12165.12
laneRateFb: 12165.12
laneRateTx: 12165.12
LMK and FPGA Configured.
DONOT_OPEN_Atharv_FULL - Device registers reset.
chipType: 0xa
chipId: 0x78
chipVersion: 0x11
AFE Reset Done
Fuse farm load autoload done successful
No autload error
Fuse farm load autoload done successful
No autload error
AFE MCU Wake up done and patch loaded.
PLL Locked
AFE PLL Configured.
AFE SerDes Configured.
AFE Digital Chains configured.
AFE TX Analog configured.
AFE RX Analog configured.
AFE FB Analog configured.
AFE JESD configured.
AFE AGC configured.
AFE GPIO configured.
Sysref Read as expected
Setting RBD to: 15
Setting RBD to: 15
###########Device DAC JESD-RX 0 Link Status###########
CS State TX0: 0b00000000 . It is expected to be 0b10101010
BUF State TX0: 0b01010101 . It is expected to be 0b11111111
Couldn't get the link up for device RX: 0; Alarms: 0x0
###################################
###########Device DAC JESD-RX 1 Link Status###########
CS State TX0: 0b00000000 . It is expected to be 0b10101010
BUF State TX0: 0b01010101 . It is expected to be 0b11111111
Couldn't get the link up for device RX: 1; Alarms: 0x0
###################################
AFE Configuration Complete
#Done executing .. AFE7950/bringup/TI_IP_ConfigAfe.py
#End Time 2025-03-26 10:03:31.620000
#Execution Time = 96.7979998589 s 
#================ ERRORS:2, WARNINGS:0 ================#
#======
#Executing .. AFE7950/bringup/TI_IP_12Gbps_8Lane_ConfigLmk.py
#Start Time 2025-03-26 10:12:11.344000 
The External Sysref Frequency should be an integer factor of: 1.92MHz
2T2R1F Number: 0
Valid Configuration: True
laneRateRx: 12165.12
laneRateFb: 12165.12
laneRateTx: 12165.12
2T2R1F Number: 1
Valid Configuration: True
laneRateRx: 12165.12
laneRateFb: 12165.12
laneRateTx: 12165.12
#Done executing .. AFE7950/bringup/TI_IP_12Gbps_8Lane_ConfigLmk.py
#End Time 2025-03-26 10:12:11.441000
#Execution Time = 0.0969998836517 s 
#================ ERRORS:0, WARNINGS:0 ================#
#======
#Executing .. AFE7950/bringup/TI_IP_ConfigAfe.py
#Start Time 2025-03-26 10:13:19.056000 
The External Sysref Frequency should be an integer factor of: 1.92MHz
2T2R1F Number: 0
Valid Configuration: True
laneRateRx: 12165.12
laneRateFb: 12165.12
laneRateTx: 12165.12
2T2R1F Number: 1
Valid Configuration: True
laneRateRx: 12165.12
laneRateFb: 12165.12
laneRateTx: 12165.12
LMK and FPGA Configured.
DONOT_OPEN_Atharv_FULL - Device registers reset.
chipType: 0xa
chipId: 0x78
chipVersion: 0x11
AFE Reset Done
Fuse farm load autoload done successful
No autload error
Fuse farm load autoload done successful
No autload error
AFE MCU Wake up done and patch loaded.
PLL Locked
AFE PLL Configured.
AFE SerDes Configured.
AFE Digital Chains configured.
AFE TX Analog configured.
AFE RX Analog configured.
AFE FB Analog configured.
AFE JESD configured.
AFE AGC configured.
AFE GPIO configured.
Sysref Read as expected
Setting RBD to: 15
Setting RBD to: 15
###########Device DAC JESD-RX 0 Link Status###########
CS State TX0: 0b00000000 . It is expected to be 0b10101010
BUF State TX0: 0b01010101 . It is expected to be 0b11111111
Couldn't get the link up for device RX: 0; Alarms: 0x0
###################################
###########Device DAC JESD-RX 1 Link Status###########
CS State TX0: 0b00000000 . It is expected to be 0b10101010
BUF State TX0: 0b01010101 . It is expected to be 0b11111111
Couldn't get the link up for device RX: 1; Alarms: 0x0
###################################
AFE Configuration Complete
#Done executing .. AFE7950/bringup/TI_IP_ConfigAfe.py
#End Time 2025-03-26 10:14:57.897000
#Execution Time = 98.8410000801 s 
#================ ERRORS:2, WARNINGS:0 ================#

我们尝试将 TRF1208-AFE7950EVM 板与 IW-Rainbox-G35M-11 SoM 和 iWave DevKit 搭配使用、但我们发现错误、您可以看到 Latte 日志。 可以帮帮我们吗？  

  • 0
    TI__Guru**** 2341440 points
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    尊敬的 Kenan：

    AFE 脚本是否进行了任何更改？ 如果是、您可以分享所做的更改。

    在 FPGA 方面、您能分享一下您使用哪种参考设计作为起点吗？ 是否对 JESD 设置(如通道极性设置)进行了任何可能导致链路问题的更新？

    我们看到的问题适用于 DAC JESD 链路。 您是否通过将"rx_SYNC_RESET_VIO"信号设置为"0"并检查"rx_lemc_to_buffer_release_delay"信号是否提供了不为"0"的输出来测试了 ADC 链路？

    此致、

    David Chaparro  

  • 0
    TI__Guru**** 2341440 points
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    您好、David、

    我们以 ZCU102_AFE79xx_64b66b_12Gbps 设计 为起点、我们将 gth_64b66b_xcvr IP 从 GTH 更改为 Gty、我们重新配置与 您在 gth_64b66b_xcvr 中创建的旧 IP 内核相对应的引脚。 我们使用  IW-Rainbox-G35M-11 SoM 引脚更改 straint.xdc 文件、然后我们收到有关 所添加 refclk_p 的时钟引脚错误  
    set_property clock_designed_route false [get_nets TI_IP_inst/jesd_ip_gen.j64b66b_inst/xcvr_gen.xcvr_inst/gt_refclk0_buf]
    set_property clock_dedical_route false [get_nets IBUFGDS_inst/O]
    根据该规则、我们将 PLL IP 内核输入更改为全局缓冲区、并将其输出更改为 BUFG、然后我们成功写入位数、我们收到了这些错误。

    当我们更改 RX_SYNC_RESET_VIO 时、rx_lemc_to_buffer_release_delay 没有变化 。

    谢谢你

  • 0
    TI__Guru**** 2341440 points
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    尊敬的 Kenan：

    从 ZCU 设计过渡时、AFE 上的工作模式是否进行了任何更新？  

    此外、您能否分享收发器向导页面的屏幕截图？  

    此致、

    David Chaparro  

  • 0
    TI__Guru**** 2341440 points
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    您好、David：
    我们没有 触摸 Latte 代码、所以 AFE 端没有任何更新。

  • 0
    TI__Guru**** 2341440 points
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    尊敬的 Kenan：

    运行 ConfigAfe 脚本后、您能否报告 AFE EVM 的电流消耗？ 此外、可能导致此类问题的一件事是 FPGA 的系统参考和内核时钟。 您能否确认引脚 G6/G7和 G9/G10上的内核时钟和系统参考的限制已根据需要更新？  

    此致、

    David Chaparro  

  • 0
    TI__Guru**** 2341440 points
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    您好、David、

    首先、非常感谢您的努力。 5.5V 时的功耗是3.141A、我添加了有关 sysref 时钟的 ILA 屏幕截图您能查看吗？

  • 0
    TI__Guru**** 2341440 points
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    尊敬的 Kenan：

    您还可以查看串行器/解串器通道极性。 此开发套件上是否有任何反转的特定通道？ 这些参考设计具有根据 AFE EVM 与 ZCU102的连接反转的特定通道。

    此致、

    David Chaparro  

  • 0
    TI__Guru**** 2341440 points
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    您好、David、我检查了您说的内容、但通道极性没有问题、但我发现很奇怪、在 AFE7950 JESD 内核  时钟引脚连接到 FMC 连接器的 G6、G7引脚、但当我检查 iWave 原理图时、FMC+连接器的 G6、G7引脚连接的 DBC 引脚不是 GC 引脚、因此我们不能使用内核时钟(FMC 连接器还有另一个问题)。 您对此有任何解决方案吗？

    谢谢 David。