Other Parts Discussed in Thread: AFE8000EVM, AFE8000
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器件型号： AFE8000EVM
主题中讨论的其他器件： AFE8000
尊敬的团队：
我在中国香港本地公司工作、名为 Velenova Limited。 我们使用 AFE8000EVM 作为仅 RX 开发。 我使用的开发板是 AFE8000EVM 和 AMD Zynq UltraScale+
MPSoC ZCU102。
FPGA 开发 enAFE8000EVM_TI_JESD204C_187.5_12375_USED(1).xlsx 环境是 Vivado 2018.3、该程序使用官方网站提供的 TI204C-IP v1.12。
器件上电后、打开 AFE80xxCat。 在默认配置下、将 AFE 频率设置为 187.5MHz、将 ADC JESD 系统模式设置为 2R、使用 JESD204C 64/66 通信协议、并将 LMFS 配置为 8-8-2-1-0。 时钟芯片的输入时钟是 10MHz（已启用 PLL）。 然后点击“Device Bringup“按钮。 配置完成后、加载 FPGA 程序。 使用 ILA 时、我观察到有效信号持续为高电平、表示接收正常。 但是、数据异常：大多数数据为 0（在 32 个重复周期中只有一个非零值、在所有其他时间为 0）。 无论我将 AFE 设置为输出测试数据还是从信号源输入信号、此问题都保持不变。
可能的原因是什么？ 或者、如何验证 AFE8000 开发板的发送和接收功能是否正常工作？
附件是我的 AFE80xxCat 配置文件。
