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[参考译文] AFE7444:如何降低不同板环回测试之间的相位噪声?

Other Parts Discussed in Thread: AFE7444
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/rf-microwave-group/rf-microwave/f/rf-microwave-forum/1092510/afe7444-how-to-reduce-phase-noise-between-different-board-loopback-test

部件号:AFE7444
在“线程: LMK0.4828万”中讨论的其它部件

我们正在测试AFE7444,遇到相位抖动问题

LMK0.4828万用于为 AFE7444提供时钟(360MHz)

 

AFE7444内部 PLL被激活 ,并将频率转换为 5760MHz作为DAC 采样率。

当我们在单板上回放AFE7444 (RF回路)时,  位抖动大约为 +/- 0.2 度 

我们在2个不同的基座上使用AFE7444: A板上的AFE7444作为 RF TX,而 B板上 的AFE7444作为RF RX 位抖动迅速增加到+/-4degree。

通过调整AFE7444  PLL_REGISTER (CP_ADJ Reg) 位抖动降低到 +/-3degree º,但仍远未达到我们的目标+/- 0.2 度  

问题(1) 根据单板上的AFE7444环回测试结果,我们能否确认由于 ADC的时钟和 DAC 的时钟交互,相位抖动较小?

因此,当AFE7444在2个不同的板下进行Tx/Rx回送测试时,由于 ADC 的时钟/DAC 的时钟 不相关 (即使它通过LMK0.4828万同步),相位抖动将变得更糟,对吗?

 

问题(2)我们是否有解决方案来调整AFE7444 PLL相位抖动性能,以便无论在单板(RF回路)测试还是不同的板测试中,相位抖动始终保持0.2 度  

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好,Andy:

    当DAC输出回路到同一AFE器件的ADC时,由于同一PLL同时为DAC和ADC生成时钟,因此在ADC输出中PLL相位噪声被取消。 这就是为什么他们在这种情况下获得小相抖动的原因。

    当AFE的DAC输出被馈送到另一AFE中的ADC时,DAC的相位噪声与ADC的相位噪声无关。 因此,在ADC输出中,相位噪声会增加功率。 改进这种情况的唯一方法是绕过AFE内部PLL将公共外部时钟馈送至两个AFE。 在这种情况下,应将外部5760 MHz作为Fref提供给两个AFE,以改善相位抖动。

    此致,

    维贾伊

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    Vijay,感谢您的回复。