我有一个免费的软件和硬件项目 (RAM 拼盘混合)、它需要一个低频 源振荡器将其频率乘以12000 次。 这可能是 DDS 或 VCO+PLL 的良好应用。
源振荡器的范围介于0Hz 和5kHz 之间。 源振荡器(f0)最常见的速率为1kHz。
12000倍频器的含义是目标输出信号频率为0Hz 至60MHz。 不需要精确的0Hz 输出、但可以实现。 非常需要接近0Hz、但1Hz 或10Hz 是可以的。
由于拼盘是由人类连接的、因此源音在其改变能力方面受到极大的限制。 因此、源振荡器的变化率很慢。 例如、 正常的变化率受人员手移动速度的限制、该速度可能为每秒1或2 kHz。
当源振荡器处于闲置状态时、无需进行极端抖动控制、因为拼盘是一个重飞轮(转盘盘)、这应该能够减少源振荡器信号中的特定抖动量。 但是、如果可以减少抖动、这将是一个优势。
flatmax、
如果您不熟悉、混频器是一种器件、它根据某些三角特征的结果组合两个频率以产生第三个频率。 在这种情况下(最常见的情况)、混频器实现加法和减法。 通常、我们通过射频端口(高频)、IF 端口(中频)和 LO 端口(本地振荡器频率)来指代混频器。 混频器的工作方向可能会有所不同、例如 RF 或 IF 端口可以是输入或输出。
我已经绘制了一个图、展示了我的第一个混频器建议。 为了简单起见、有两个相同的 PLL 电路。 一个从100kHz 生成1.2GHz；另一个从100kHz +高达5kHz 生成1.2GHz +高达60MHz。 混频器用于组合100kHz 基准和转速计的0-5kHz 信号、以便在相位检测器处看到的信号现在为100kHz 至105kHz (相对于标称频率变化小得多)。 此外、VCO 的变化现在仅为5kHz * 12000 = 60MHz、这肯定在 VCO 的调谐范围内。 第一个 PLL 锁定到100kHz 至105kHz 信号、并在 VCO 输出端产生1.2GHz 至1.26GHz 的频率。 该 PLL 的环路带宽可大于5kHz、这对于跟踪转速计上的1-2kHz/s 变化是可以接受的。 同时、第二个 PLL 与第一个 PLL 相同、但具有固定频率输入和输出。 产生的 VCO 输出在作为减法器运行的后续混频器上组合、以便从射频端口中减去1.2GHz、而0-60MHz 的乘法分量就会保留。 在实践中、您还需要在输入和输出端使用抗混叠滤波器、以防止锁定到100kHz - 0-5kHz、并消除两个 VCO 之和。 消除 VCO 和很容易；消除混频器处的差异可能更复杂、但某些混频器设计可以更好地专门产生和或差异、并抑制其他不需要的功能。
该方案的缺点是 VCO 的工作频率相对于 PFD 频率非常高、因此 VCO 的变化需要很长时间才能通过 N 分频器传播。 如果所需时间足够长、则当 N 分频器恢复其相对于 R 分频器的相位时、PFD 可能会"循环滑动"、然后 VCO 才能使反馈路径再次对齐。 周期下降会显著降低环路速度、虽然稳定的环路可以恢复、但很难跟上基准的快速变化(即使环路带宽理论上足够高)。 这意味着您可能无法根据需要跟踪完整的1-2kHz/s 变化率。
正如我提到过的、如果您将此方案分解为具有较低乘法比的两个段(例如100和120)、则周期下滑不会是一个问题、因为 PFD 可以在高得多的速率下运行、而无需非常高的 VCO 频率、 现在 LO 的频率可以超过100kHz (例如10MHz)、无处不在。 下面显示了详细介绍级联方案的另一幅图像。
此致、
Derek Payne
