尊敬的专家:
美好的一天!
我们的客户使用 DAC38RF82来检查 QPSK 信号,有时,I /Q 阶段 会有很大的偏差,如下面的屏幕截图所示
通常,此值为0.3,但10%将变为2.7。 客户测试了很多芯片,有相同的问题,好像是寄存器设置的原因。
它们将 dac38rf82设置为 82121模式,并将4倍 插值、6.4G 采样率、1.6GHz 数据速率设置为 FPGA 使用 Xilinx XC7VX330T。
您能否根据您的经验提供任何解决方法的建议?
BR、
Leon.Liu
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尊敬的专家:
美好的一天!
我们的客户使用 DAC38RF82来检查 QPSK 信号,有时,I /Q 阶段 会有很大的偏差,如下面的屏幕截图所示
通常,此值为0.3,但10%将变为2.7。 客户测试了很多芯片,有相同的问题,好像是寄存器设置的原因。
它们将 dac38rf82设置为 82121模式,并将4倍 插值、6.4G 采样率、1.6GHz 数据速率设置为 FPGA 使用 Xilinx XC7VX330T。
您能否根据您的经验提供任何解决方法的建议?
BR、
Leon.Liu
您好 Jim,
感谢您的帮助,
客户更新以下查询
e2e.ti.com/.../DAC-Problem.docx
BR、
Leon.Liu
Leon、
让客户进行以下更改:
对于第1页和第2页、地址= 0x5C 数据= 0x03
对于第1页和第2页、地址= 0x24数据= 0x20
请参阅随附的我使用的 DAC 寄存器设置文件、该文件在根据客户设置进行配置时未显示此问题。
此致、
Jim
e2e.ti.com/.../E2E_5F00_821_5F00_PLL_5F00_6.4_5F00_4x_5F00_200_5F00_ref.cfg
你好、Jim
客户 已尝试地址= 0x5C 数据= 0x03 (对于第1页和第2页)和地址= 0x24数据= 0x20 (对于第1页和第2页)、但仍发生了 IQ 相位问题。 每次 在 FPGA 中复位 JESD IP 时、可能会发生相位错误过大的现象。 我认为它可能与 sysREF 有关。 是不是由 JESD 链构建中的不同步引起的?
但我没有找到问题的根源和解决方法。 请提供更多建议
BR、
Leon.Liu
Leon、
出现问题时、仅 FPGA JESD IP 复位还是也会复位 DAC? 在此复位期间、时钟是否中断?
客户能否尝试使用外部6.4GHz 时钟来查看问题是否可能与 DAC PLL 有关?
他们能否执行随附文档第2节中的 NCO 测试来验证 SYSREF 时序是否符合相对于 DAC 时钟的设置和保持时间?
此致、
Jim