尊敬的团队:
我们的客户询问如下
我想在 Xilinx FPGA 中与 AFE7900通信。 我需要将 SERDES 速率设计为10Gbps、输出速率设计为125MSPS。 我在器件数据表中获得了一些有关 JESD204B 配置的信息。 AFE7900
此致、
William
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尊敬的团队:
我们的客户询问如下
我想在 Xilinx FPGA 中与 AFE7900通信。 我需要将 SERDES 速率设计为10Gbps、输出速率设计为125MSPS。 我在器件数据表中获得了一些有关 JESD204B 配置的信息。 AFE7900
尊敬的 William:
对于125MSPS 数据速率和10Gbps SERDES 速率、AFE JESD 可配置为所有4个转换器的单链路(LMFS:2-8-1-0)或两个链路(每个转换器2个)(LMFS:1-4-8-1-0)。 在单链路模式下使用该器件并不复杂、因为只有一个 JESD 同步信号将 FPGA 连接到 AFE。 FPGA 上只需要 JESD IP 的一个实例。
如果使用双链路模式、则必须将两个单独的 JESD 同步信号从 FPGA 连接到 AFE。 因此 、FPGA 上需要两个 JESD IP 实例。
使用两条链路的优点是、如果两条通道中只有一条出现错误、则只有一条链路会发生故障、必须重新同步。 但是、如果两个通道合并为一个链路、任何一个通道上的错误都会导致两个通道的 JESD 链路断开。
如果您可以访问 AFE 安全文件夹、 请参阅 具有 Xilinx 开发套件的 AFE79xxEVM 的示例 JESD 参考设计。 这些参考设计使用 TI JESD IP (https://www.ti.com/tool/TI-JESD204-IP)。 这些经过验证的设计是为 AFE79xx 开发定制 JESD 设计的良好起点。
此致、
Vijay