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器件型号：AFE7900 尊敬的团队：
我们的客户询问如下
我想在 Xilinx FPGA 中与 AFE7900通信。 我需要将 SERDES 速率设计为10Gbps、输出速率设计为125MSPS。 我在器件数据表中获得了一些有关 JESD204B 配置的信息。 AFE7900
SBASA43A–2021年8月–2022年7月修订第页- 202
表8-15. JESD204B/C 格式、每个 RX 链1个 DDC (4个 RX)
但是、该器件在所需参数中具有2种不同的配置。 我搜索了这些配置参数、但没有得到有关这两种配置之间差异的任何详细信息。
您能向我介绍一下这些差异吗？
第二个问题是、如果我想使用双链路单通道配置、该设计能否仅适用于1-Xilinx JESD204B IP？ 还是应该使用2-Xilinx JESD204B IP 进行设计？ 另一个字、在图1中、有两个 AX_DATA[31：0]信号、[假设这些信号连接在一起]、在图2中有一个 AX_DATA[63：0]信号。 在应用方面、图1和图2中的两个 AX_DATA 是否相同？
RX_CHAINE-Page-2
此致、
William
