大家好、我尝试优化 EVM 上的载波泄漏。 我测量的未优化泄漏电平为-20dBm (见下文)、我认为这是非常高的。 以下是我的测试条件：
> LO 频率：4GHz (内部 LO)
> I/Q 频率：400MHz (信号生成单音调)
> VCM：1.7V (内部、默认值)
从 DS 图中可以看到、初始未优化电平的功率值为-35 dBm 至-40dBm。 您能告诉我您认为我可能犯了什么错误吗？
此外、在优化后、我只看到10dB 的改进(见下面)。 同样、这似乎没有什么改善。 您能建议一些方法来实现更多改进吗？ 在 这里的另一篇论坛文章中、我看到用户在4.45GHz 时获得-80dBm。 如何获得类似的性能？
谢谢、
Noman
你好，Kang，
当我从 sig-gen (即外部 LO)注入 LO 时、我能够获得-70到-80dBm 的 LO 泄漏抑制。 当我使用内部 LO 时、我无法获得优于-30dBm 的功率。 IC 中是否有从内部 LO 到 RF_OUT 端口的泄漏路径导致了这种情况？ 如果不是、那么在使用内部直流偏移电路时、导致 LO 高电平泄漏和仅略微改善(~10dB)的原因是什么？ 其他客户是否报告了此问题。 如果能帮助理解这一现象，将会受到极大的赞赏。
谢谢、
Noman
你好，Kang，
感谢您在这方面的支持和帮助。 我在 TRF372017评估板4GHz LO 下测量了 EVM、其中具有来自 sig-gen 的100MHz 宽5GNR DL 基带信号。 I 从 J2连接器(EXT_VCO)上的同一 sig-gen 注入 LO。 我保留了 IQ 输入的默认交流耦合、并使用了内部 VCM。
首先、我通过将 sig-gen 直接连接到 VSA 来验证我的设置。 我得到了以下输出频谱和 EVM。
接下来、我连接了 TRF272017评估板并获得了以下频谱和 EVM。
在上面的最后两个图中、有几个方面：
1) 1)信号的边缘到中心存在压降、而当 sig-gen 直接连接到 VSA 时、该压降不在中心。 您是否知道这种压降或压降的原因？
2) 2) IQ 星座图中有一些噪声对我来说看起来不寻常。 有什么想法会导致该噪声？ 我没有使用板载稳压器。 因此、可能不是从那里。 导致它的其他哪些因素？
3) 3) 3)您能否共享在评估板上获取的 EVM 数据？ 您认为上述测量的 EVM 是否高于器件的性能或接近我们的预期？
谢谢、
Noman
你好，Kang，
因此、我能够通过在信号分析器中选择"忽略 LO 泄漏"选项来解决 IQ 星座噪声问题。 如果您将下面的屏幕截图与最后的屏幕截图进行比较、您可以在顶部中间窗口中清楚地看到 LO 泄漏显著降低。 因此、噪声很大的 IQ 星座问题也消失了。 仍然不了解右上角窗口中的通道倾斜情况、但将继续调查。 您有什么建议吗？
此外、您认为什么时候可以在4GHz LO 下的 EVB 上提供5G NR 100MHz DL EVM 数据？
谢谢、
Noman
你好，Kang，
感谢您对此进行深入研究。 由于您已确认使用内部合成器时 LO 泄漏较高、并且这可能是 IC 限制、我现在想重点讨论第二个问题。 第二个问题是、即使在通过 TRF372017 GUI 优化 I 和 Q 直流偏移后、外部 LO 也会出现高 LO 泄漏。 在我看来、这似乎是 IC 内部或 PCB 上发生的物理 LO 泄漏。 如果在 PCB 上发生这种情况，我不担心。 但是、如果泄漏路径在 IC 内、这肯定是引起关注的原因。 您也可以调查此问题吗？ 下图详细说明了我的观点。
谢谢、
Noman
