您好，专家：
我正在使用 DAC38RF82 EVM 进行评估。 下面列出了 FPGA 和 DAC 之间的 SerDes 连接。
FPGA lane 0---- dac lane 0
FPGA lane 1 -- dac lane 1.
FPGA lane 2 ---- dac lane 2
FPGA lane 3 ---- dac lane 3.
FPGA lane 4 ---- dac lane 4.
FPGA lane 5 -- dac lane 5.
FPGA lane 6 ---- dac lane 6.
FPGA lane 7 ---- dac lane 7.
表9中的 L-M-F-S-HD (2TX)模式为84111。 根据我的理解、通道0~3用于 DAC_A 和
通道4~7用于 DAC_B 请确认 GUI 中的串行器/解串器通道配置设置是否正确。
如果没有、请向我展示正确的设置。
谢谢。
姚华
Yao-Hua，
GUI 设置应如下所示：
此致、
吉姆
您好、Jim：
"哪个 RX"是什么？ "JESD 通道"列中的平均值是多少？ 您能更详细地解释一下吗？
此外、我仍然觉得您的上述反馈有问题。
在我们的硬件平台中、FPGA 与 DAC 之间的通道映射是直观的。
换句话说、0-0、1-1、2-2、3-3、 4-4、5-5、6-6、7-7. 我认为通道映射应该如下所示。
请澄清我的问题、谢谢。
此致、
姚华
Yao-Hua，
这些是 DAC 的输入数据引脚。
此致、
吉姆 
您好、Jim：
我们自己的 DAC 板就像以下一样、SerDes 连接非常简单。
(图1)
我想知道为什么 SLICE1中的串行器/解串器映射的顺序相反(图2)、并且这与我的理解是冲突。
我知道 DAC38RF82的 SerDes 引脚分配对于 RX 4~7对是相反的顺序的、但我们有一些方法可以
解决此问题并让 SerDes 连接(图1)笔直、所以 DAC38RF82的纵横开关不需要再次交换。
(图2)
在我看来、SLICE1映射应与我们自己的 DAC 板(而非 EVM 板)的图3类似。
我的想法是否正确？
(图3)
姚华
您好、Jim：
感谢澄清,最后我意识到串行器/解串器通道到四向路径映射。
最后一步是确认 DAC38RF82寄存器设置。
第1页(Multi-DUC1)：
0x4A = 0x0F03
0x5F = 0x0123
0x60 = 0x5764
第2页(Multi-DUC2)：
0x4A = 0xF003
0x5F = 0x4567
0x60 = 0x3210
请帮助确认寄存器设置。
谢谢。
此致、
姚华
