[参考译文] AFE7950：与 FPGA 通信- JESD 通信信息

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/rf-microwave-group/rf-microwave/f/rf-microwave-forum/1302136/afe7950-communication-with-fpga---jesd-communication-information

器件型号：AFE7950

尊敬的团队：

我们正在使用 FPGA、需要一些入门帮助。如果您可以提供框架结构/K 代码任何其他材料、帮助我们了解连接板的要求、那很棒。

请查找 Latte 控制台上出现的错误

LOS Indicator for (Serdes Loss of signal) lane 0: 1

Serdes-FIFO error for lane 0: 1

LOS Indicator for (Serdes Loss of signal) lane 1: 1

Serdes-FIFO error for lane 1: 1

Comma Align Lock Lane0: False; Please check if the transmitter is sending data and eye is good.

Comma Align Lock Lane1: False; Please check if the transmitter is sending data and eye is good.

CS State TX0: 0b00000000 . It is expected to be 0b00001010

FS State TX0: 0b00000000 . It is expected to be 0b00000101

Couldn't get the link up for device RX: 0; Alarms: 0x3300

###################################

###########Device DAC JESD-RX 1 Link Status###########

Comma Align Lock Lane1: False; Please check if the transmitter is sending data and eye is good.

lane0 Errors=0b0111; Got errors: 8b/10b disparty error; 8b/10b not-in-table code error; code synchronization error;

lane1 Errors=0b0000; Got errors:

lane2 Errors=0b0000; Got errors:

lane3 Errors=0b0000; Got errors:

CS State TX0: 0b00000000 . It is expected to be 0b00001010

FS State TX0: 0b00000000 . It is expected to be 0b00000101

Couldn't get the link up for device RX: 1; Alarms: 0x700000000L

###################################

AFE Configuration Complete

#Done executing .. AFE7950/bringup/S5_OnboardClk_RX_TX_250M_10Gbps_4Lanes.py

#End Time 2023-12-11 14:51:45.469000

#Execution Time = 34.3320000172 s

#================ ERRORS:13, WARNINGS:1 ================#

我们需要理解以下几点

尽管它在所有通道中都显示错误、但我们使用的是24410 LMFS。
根据我们的理解、可能还有一些额外的帧、例如0b00001010或0b00000101、在开始时需要传输这些帧？

此致、

阿比谢克

1 年多前

0 admin 1 年多前

TI__Guru**** 2466550 points

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尊敬的 Abhishek：

您接收到的错误是指向一半的通道未接收到来自 FPGA 的任何数据、LOS 错误。您能否确认 FPGA 配置为将数据发送到 AFE 的正确通道？

此致、

大卫·查帕罗

0 admin 1 年多前

TI__Guru**** 2466550 points

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尊敬的 David Chaparro：

非常感谢您的回复。

之前、我们获得了上述错误、这些错误是我们在使用 lanemux 设置进行正确配置后解决的。但我们又遇到另一个问题、就是对齐错误、无法从 FPGA 接收环回。

请找到我们的 FPGA 设置详细信息。

FMC 引脚编号	AFE 说明	FPGA 描述
A3、A2	STX8	HPC_XCVR_1_RX1
A23、A22	SRX7	HPC_XCVR_1_TX1
C7、C6	STX7	HPC_XCVR_1_RX0
C3、C2	SRX8	HPC_XCVR_1_TX0

时钟详细信息如下

FMC 引脚编号	AFE 说明
D4、D5	GTXCLK

工作频率：245.76Mhz

通道速率：9830.4MHz

Latte 中的 JESD 配置

FPGA 侧配置：

2-4-8-1-0 (L-M-F-S-HD)

FPGA 侧的 JESD 设置

FPGA 侧的 JESD 内核 RX 配置

请告知我们、是否需要其他详细信息/需要更改某些配置才能使其正常工作。

此致、

阿比谢克

0 admin 1 年多前

TI__Guru**** 2466550 points

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尊敬的 Abhishek：

在配置中、如果启用了所有4个通道、则应该对 FPGA 进行编程的 LMFS 为"2-8-1-0"。您能否尝试使用这些设置来更新 JESD 内核？

此外、您是否能够确认您已在 FPGA 上将 ADC 和 DAC 同步引脚配置为 LVDS 并进行相应地连接？

此致、

大卫·查帕罗

0 admin 1 年多前

TI__Guru**** 2466550 points

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尊敬的 David：

感谢您的持续支持。

我们已连接了 TX 和 Rx 的同步引脚、我们将更新 JESD 的配置并尽快回复您。

此致、

阿比谢克

0 admin 1 年多前

TI__Guru**** 2466550 points

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尊敬的 David：

谢谢你的推荐！

我们实现了具有 LVDS 的同步 Tx 和 Rx、而 LMFS 为28810现在校准错误已得到解决、但我们将获得链路 CD 错误、因此正在接收随机数据。

请查看下面的屏幕截图。

此错误是链路配置数据不匹配错误、根据 FPGA 数据、该块还会监控 ILA 序列第二个多帧中出现的链路配置参数。 ILA 序列中的控制符号 K28.4 (/Q/)指示下一个八位位组是链路配置数据的开始。将链路配置数据中的参数与内核的配置参数进行比较。如果参数之间存在任何不匹配、LINK_CD_ERR 输出将置位。如果发现不匹配、LINK_CD_ERR 断言将不会触发重新初始化请求。

这似乎我们即将关闭这,感谢您的持续支持通过大卫让这..!

此致、

阿比谢克

0 admin 1 年多前

TI__Guru**** 2466550 points

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尊敬的 Abhishek：

我认为此错误是由于 AFE 中的链路配置数据设置不正确引起的。

请向脚本中添加以下参数以正确设置 ILA 参数。 (请确保在 AFE.deviceBringup 之前添加这些命令)

sysParams.jesdTxIlall=[2,2,2,2,2,2,2]

sysParams.jesdTxIlaM=[8、8、2、8、8,2]

此致、

大卫·查帕罗

射频与微波（参考译文帖）

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