[参考译文] AFE7769DEVM：与 AFE7769DEVM 匹配时澄清了长度匹配

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/rf-microwave-group/rf-microwave/f/rf-microwave-forum/1280023/afe7769devm-length-matching-clarification-when-mating-with-afe7769devm

器件型号：AFE7769DEVM
主题中讨论的其他器件： AFE7769D、 LMK04828

您好、TI 大师、

我要设计一个电路板来与 AFE7769DEVM 配合使用、我要使用 FMC+连接器来与 EVM 配合使用、并且我对长度匹配有疑问。

参考 EVM 原理图第12页、FTXCLK_P/N 和 FPGA_SYSREF_P/N 的原理图字长匹配

问题：

1. TI 是否要求匹配板上的两个时钟(FTXCLK_P/N 和 FPGA_SYSREF_P/N)的长度也匹配？

2. CLK_LA0怎么样? 是否需要与 FTXCLK_P/N 和 FPGA_SYSREF_P/N 匹配？

3. TI 建议的 Apair 和 Interpair 规格是什么？ (密耳/ps)

另外、您能告诉我要获取 AFE7769D 完整数据表吗？

谢谢。
此致、
阿尔德

1 年多前

0 admin 1 年多前

TI__Guru**** 1831610 points

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尊敬的 Alder：

1. TI 是否也要求匹配板上的两个时钟(FTXCLK_P/N 和 FPGA_SYSREF_P/N)的长度匹配？ [/报价]
不、这不是一项严格的要求。 JESD204标准仅将 JESD204侧的时钟指定为确定性。这意味着时钟器件(即 AFE7769D EVM 上的 LMK04828)需要在每次复位和上电时使用相同的对齐相位信息输出时钟和 SYSREF。只要时钟和 SYSREF 迹线布线以确保满足指定的 AFE7769D SYSEF 以进行时钟设置/保持时间、并且还可以确保上电/复位时具有确定性的相位、您的设计就会满足 JESD204互操作性。

2. CLK_LA0怎么样？我是否需要与 FTXCLK_P/N 和 FPGA_SYSREF_P/N 匹配？

2. CLK_LA0是另一种 FPGA DLL/PLL 电路的参考时钟。它具有与之前相同的指导。

3. TI 建议的空气中和对内规格是什么？ (密耳/ps) [/报价]
3.我们有一系列的视频来帮助您快速了解。我可以向您发送包含所有 DRC 限制的 AFE7769D EVM 布局、供您参考。

https://www.ti.com/video/4887179668001?keyMatch=JESD204B

https://www.ti.com/video/4870259786001?keyMatch=JESD204B

https://www.ti.com/video/4870305881001?keyMatch=JESD204B

此外,您能不能告诉我要获取 AFE7769D 完整的数据表?

请注册以登录 TI.com。然后、我将授予您使用数据表和 EVM 布局访问我们内部安全服务器的权限。谢谢！

-姜

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0 admin 1 年多前

TI__Guru**** 1831610 points

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谢谢、我可以访问数据表。

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